メモリ試験装置

発明者：
出願人/特許権者：
代理人 (1件)：草野卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-258326
公開番号（公開出願番号）：特開平10-106292
出願日： 1996年09月30日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】マスクパターンメモリを具備したメモリ試験装置の回路規模を小さくする。【解決手段】マスクパターンメモリから読出されるマスクパターンデータを、被試験メモリの端子の配列に対応するビット配列に変換することなく、直接マスク回路113に供給し、マスク回路において、フェイルデータセレクタ108で被試験メモリ200の端子の配列に対応したビット配列の仮フェイルデータを重み付けの順序のビット配列に変換されたフェイルデータの通過を制御し、不良解析メモリ109への書込をマスクする構成とした。

請求項（抜粋）：

A.重み付けの順序に従ってビット配列されたアドレスパターンデータ及びテストパターンデータを出力するパターン発生器と、B.このパターン発生器が出力するアドレスパターンデータ及びパターンデータのビット配列を、被試験メモリの端子の配列に変換するパターンセレクタと、C.このパターンセレクタで仕分けされたパターンデータを実波形を持つアドレス信号及びパターン信号に変換する波形発生器と、D.被試験メモリから読出した応答出力と上記パターンセレクタから出力される期待値とを比較する論理比較器と、E.この論理比較器が出力する仮フェイルデータのビット配列を上記被試験メモリの端子の配列から上記重み付けの順序に従うビット配列に戻すフェイルデータセレクタと、F.被試験メモリと同一アドレス空間を有し、上記論理比較器から出力される仮フェイルデータをフェイルが発生したアドレスに記憶する不良解析メモリと、G.被試験メモリと同一アドレス空間を有し、上記不良解析メモリに記憶するフェイルが発生したメモリセル位置に対応するビットのフェイルデータをマスクするためのマスクデータを記憶するマスクメモリと、H.このマスクメモリから読出したマスクデータに従って上記フェイルデータセレクタから上記不良解析メモリに供給する仮フェイルデータの通過を制御し、本来のフェイルデータを得るマスク回路と、によって構成したことを特徴とするメモリ試験装置。

IPC (3件)：

G11C 29/00 651 , G01R 31/28 , G01R 31/3183

FI (4件)：

G11C 29/00 651 Z , G01R 31/28 B , G01R 31/28 Q , G01R 31/28 H

前のページに戻る