半導体装置

発明者：
出願人/特許権者：
代理人 (1件)： ▲柳▼川信
公報種別：公開公報
出願番号（国際出願番号）：特願平7-002319
公開番号（公開出願番号）：特開平8-191132
出願日： 1995年01月11日
公開日（公表日）： 1996年07月23日
要約：

【要約】【目的】 LSIチップ上にデッドスペースを作らずに静電破壊耐量を向上させる。【構成】 P型半導体基板上に入力端子1と、これに接続されたN型拡散層の入力抵抗4を有する。また、内部回路用のN型MOSFET101,102はそれぞれそのソース拡散層51,52が接地配線3に接続されている。MOSFET101は入力抵抗4から近い距離にあるため、接地配線3とソース拡散層51の接続をタングステンシリサイド配線11を介して接続することによって、抵抗を付加し静電破壊耐量を向上させている。このことによって入力抵抗4近傍のデッドスペースをなくしチップ面積の縮小が可能となる。

請求項（抜粋）：

第1導電型の半導体基板と、この半導体基板の一主面上に形成された第1及び第2の端子と、前記第1及び第2の端子に夫々接続された第1及び第2の配線層と、前記半導体基板の一主面上に選択的に形成され前記第1の配線層に接続された第2導電型の拡散層と、前記拡散層に対して所定距離以内の前記半導体基板内の位置に設けられドレインまたはソース拡散層が前記第2の配線層に接続された第1の電界効果トランジスタと、前記拡散層に対して前記所定距離より大なる前記半導体基板内の位置に設けられドレインまたはソース拡散層が前記第2の配線層に接続された第2の電界効果トランジスタとを含み、前記第1の電界効果トランジスタの前記第2の配線層からこの第2の配線層が接続されているドレインまたはソース拡散層のゲート電極端部に至までのインピーダンスが前記第2の電界効果トランジスタのそれよりも大に設定されていることを特徴とする半導体装置。

IPC (4件)：

H01L 27/04 , H01L 21/822 , H01L 21/8238 , H01L 27/092

FI (3件)：

H01L 27/04 H , H01L 27/04 A , H01L 27/08 321 F

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