特許
J-GLOBAL ID：200903080362074915
半導体インタフェース装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-279270
公開番号（公開出願番号）：特開平9-130223
出願日： 1995年10月26日
公開日（公表日）： 1997年05月16日
要約：
【要約】【目的】 第1の電源系統に故障が発生しても第2の電源系統によって動作する回路に影響を与えない信号インタフェース回路を提供する。【構成】 第1の電源(VDD1 )によって動作する第1の回路と第2の電源(VDD2 )によって動作する第2の回路相互間の信号を伝送する信号インタフェース回路において、第1の電源の系統に故障が生じた場合、第2の電源系統の回路に影響を与えないようにするために、第1の電源系統の回路と第2の電源系統の回路との境界にプルダウン素子あるいはプルアップ素子を挿入し、第1の電源系統に故障が生じた場合、第2の電源系統の回路の入力端電位を強制的に“L”又は“H”レベルに設定する。【効果】 これによって、第2の電源によって動作する第2の電源系統の回路への影響を防止する。
請求項（抜粋）：
第1の電源から第1の電源電圧の供給を両端に受け、前記第1の電源電圧の供給を受けて動作する第1の半導体回路の出力信号が入力される第1のCMOSインバータと、第2の電源から第2の電源電圧の供給を両端に受け、前記第1のCMOSインバータの出力信号を、前記第2の電源電圧の供給を受けて動作する第2の半導体回路に伝送する第2のCMOSインバータと、前記第1及び第2のCMOSインバータ相互間を接続するノードと前記第2の電源との間に挿入されるプルダウン素子又はプルアップ素子と、前記第1の電源電圧の異常を検出して前記プルダウン素子又はプルアップ素子を動作させる制御手段と、を備える半導体インタフェース装置。
IPC (3件)：
H03K 19/00
, H03K 19/003
, H03K 19/0948
H03K 19/00 A
, H03K 19/003 E
, H03K 19/094 B
