特許

J-GLOBAL ID：200903080444876661

CPUシステムおよび周辺LSI

発明者： 村松 英路
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-148303
公開番号（公開出願番号）：特開2001-331364
出願日： 2000年05月19日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】 周辺LSIを汎用化し、かつ、周辺LSI用メモリを高速化したCPUシステムを低コストで回路規模小さく提供する。【解決手段】 CPU1からのアクセスが自己の内部回路22へのアクセスか外部へのアクセスかをセレクタ211で判断する。外部へのアクセスの場合にバス信号をタイミング調整回路212に蓄積した後に2倍以上の速度で読み出す。SDRAMインタフェース回路213で、読み出されたバス信号でSDRAM3に対してアクセス動作を行う。また、内部回路22は、SDRAMインタフェース回路213からのアクセスとの間でバス調停を行いながら、SDRAM3にアクセス動作を行う。

請求項（抜粋）：

CPUと、前記CPUのSDRAMインタフェースに接続される第1のインタフェース、および外部に対してアクセス動作を行う第2のインタフェースを有し、前記CPUからの前記第1のインタフェースを介したアクセスが自己の内部回路へのアクセスか外部へのアクセスか判断し、外部へのアクセスの場合に前記第1のインタフェースからの第1のバス信号を蓄積し、タイミング調整して読み出すことで、前記第1のバス信号の2倍以上の速度の第2のバス信号を生成し、該第2のバス信号で前記第2のインタフェースから外部に対してアクセス動作を行う周辺LSIと、前記第2のインタフェースに接続され、前記第2のバス信号でアクセスされるSDRAMを有するCPUシステム。

IPC (3件)：

G06F 12/00 564 ,  G06F 13/16 510 ,  G06F 13/18 510

FI (3件)：

G06F 12/00 564 A ,  G06F 13/16 510 D ,  G06F 13/18 510 A

Fターム (6件)：

5B060CC03 ,  5B060CD11 ,  5B060GA19 ,  5B060KA01 ,  5B060KA03 ,  5B060KA04