特許

J-GLOBAL ID：200903080446364030

半導体装置およびその製造方法

発明者： 齋田 繁彦 ,  小澤 良夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-189452
公開番号（公開出願番号）：特開平10-041412
出願日： 1996年07月18日
公開日（公表日）： 1998年02月13日
要約：

【要約】【課題】EEPROMのメモリセルのカップリング比のばらつきを小さくすること。【解決手段】p型シリコン基板101と、このp型シリコン基板101上に設けられたトンネルゲート酸化膜105と、このトンネルゲート酸化膜105上に設けられた浮遊ゲート電極106と、この浮遊ゲート電極106上に設けられたゲート電極間絶縁膜108と、このゲート電極間絶縁膜108上に設けられた制御ゲート電極109とからなるメモリセルを配列形成してなるEEPROMにおいて、浮遊ゲート電極106の結晶粒の数を実質的に全てのメモリセルにおいて同じにする。

請求項（抜粋）：

半導体基板と、この半導体基板上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極とを有する半導体素子を複数個具備してなり、前記ゲート電極の構成材料は結晶性を有するもので、かつ前記ゲート電極に存在する結晶粒の数は実質的に全ての前記半導体素子において同じであることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434