特許

J-GLOBAL ID：200903080447825049

配線形成方法

発明者： 池田 智
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平8-144495
公開番号（公開出願番号）：特開平9-326436
出願日： 1996年06月06日
公開日（公表日）： 1997年12月16日
要約：

【要約】【課題】 微細なコンタクトホール部に、ワームホール発生やボイド発生のないブランケットW膜による埋め込みプラグ形成が可能な半導体装置の配線形成方法を提供する。【解決手段】 コンタクトホールの開口14を形成し、Ti膜15とTiN膜16を堆積し、ワームホール発生を抑止するCVD条件で第1のブランケットW膜18を堆積し、開口14上部のオーバーハング形状の第1のブランケットW膜18をエッチバックし、その後にステップカバレージの良いCVD条件で第2のブランケットW膜19を堆積する。【効果】 半導体装置の高集積化が可能となる。

請求項（抜粋）：

ブランケットW膜を用いて埋め込みプラグを形成する工程を含む半導体装置の配線形成方法において、コンタクトホールを形成する工程と、CVDにより第1のブランケットW膜を堆積する工程と、前記コンタクトホール上部にオーバーハング状に堆積した前記第1のブランケットW膜をエッチバックして除去する工程と、CVDにより第2のブランケットW膜を堆積する工程とを有することを特徴とする半導体装置の配線形成方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/285 ,  H01L 21/285 301

FI (4件)：

H01L 21/90 C ,  H01L 21/285 C ,  H01L 21/285 S ,  H01L 21/285 301 R