半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-007880
公開番号（公開出願番号）：特開2000-208624
出願日： 1999年01月14日
公開日（公表日）： 2000年07月28日
要約：

【要約】【課題】より短工程かつ歩留りよく接続プラグを形成することができる半導体装置の製造方法を提供する。【解決手段】半導体基板上に素子分離膜を形成する工程と、前記素子分離膜により規定された領域に第1の絶縁膜を介して第1のゲート電極及び前記素子分離膜上に第2のゲート電極をそれぞれ形成する工程と、前記第1及び第2のゲート電極上に第2の絶縁膜を形成する工程と、前記第1のゲート電極下部周辺部の前記半導体基板に不純物拡散領域を形成する工程と、全面に第3の絶縁膜を形成する工程と、前記第2のゲート電極上の前記第2の絶縁膜を除去し、かつ前記第1のゲート電極上の前記第2の絶縁膜を残存させるように前記第3の絶縁膜を研磨する工程と、前記第3の絶縁膜上に第4の絶縁膜を形成する工程と、前記第4及び第3の絶縁膜をエッチングすることにより、前記不純物拡散領域及び前記第2のゲート電極に達する接続孔を同時に形成する工程を有する半導体装置の製造方法。

請求項（抜粋）：

半導体基板上に素子分離膜を形成する工程と、前記素子分離膜により規定された領域に、第1の絶縁膜を介して第1のゲート電極を形成する工程と、前記素子分離膜上に、第2のゲート電極を形成する工程と、前記第1および第2のゲート電極上に第2の絶縁膜を形成する工程と、前記第1のゲート電極下部周辺部の前記半導体基板に、ソース・ドレイン領域を形成する工程と、第3の絶縁膜を全面に形成する工程と、前記第2のゲート電極上の前記第2の絶縁膜を除去し、かつ、前記第1のゲート電極上の前記第2の絶縁膜を残存させるように、前記第3の絶縁膜を平坦化する工程と、前記第3の絶縁膜上に、第4の絶縁膜を形成する工程と、前記第4および第3の絶縁膜をエッチングすることにより、前記ソース・ドレイン領域および前記第2のゲート電極に達する接続孔を形成する工程を有する、半導体装置の製造方法。

IPC (4件)：

H01L 21/768 , H01L 21/28 , H01L 29/78 , H01L 21/336

FI (3件)：

H01L 21/90 A , H01L 21/28 L , H01L 29/78 301 Y

Fターム (67件)：

4M104AA01 , 4M104BB01 , 4M104BB18 , 4M104BB30 , 4M104CC01 , 4M104CC05 , 4M104DD05 , 4M104DD07 , 4M104DD08 , 4M104DD16 , 4M104DD17 , 4M104DD37 , 4M104DD43 , 4M104DD94 , 4M104EE05 , 4M104EE12 , 4M104EE14 , 4M104EE17 , 4M104FF13 , 4M104FF14 , 4M104FF21 , 4M104FF22 , 4M104GG09 , 4M104GG14 , 4M104GG16 , 4M104HH20 , 5F033HH08 , 5F033HH11 , 5F033JJ19 , 5F033JJ33 , 5F033KK01 , 5F033KK26 , 5F033NN06 , 5F033NN07 , 5F033NN08 , 5F033PP07 , 5F033PP09 , 5F033PP15 , 5F033PP33 , 5F033QQ09 , 5F033QQ35 , 5F033QQ39 , 5F033QQ48 , 5F033RR04 , 5F033RR06 , 5F033SS02 , 5F033SS04 , 5F033SS13 , 5F033SS15 , 5F033TT08 , 5F033VV06 , 5F033XX33 , 5F040DB01 , 5F040DC01 , 5F040EC01 , 5F040EC07 , 5F040EC13 , 5F040EC26 , 5F040EF02 , 5F040EH07 , 5F040EK01 , 5F040EL01 , 5F040FB01 , 5F040FB04 , 5F040FC09 , 5F040FC11 , 5F040FC22

引用特許：

審査官引用 (1件)

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公報種別：公開公報出願番号：特願平8-201901 出願人：東芝ライテック株式会社

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