絶縁ゲート型半導体装置

発明者： , ,
出願人/特許権者：
代理人 (6件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-103151
公開番号（公開出願番号）：特開2004-311716
出願日： 2003年04月07日
公開日（公表日）： 2004年11月04日
要約：

【課題】本発明は、パワーMOSFETにおいて、高速で、しかも、スイッチングノイズを抑制できるようにすることを最も主要な特徴とする。【解決手段】たとえば、pベース層12aとn+ソース層13aとにそれぞれ隣接する、n-ドリフト層11の表面部に、トレンチ型構造のゲート電極24aを格子状に形成する。そして、このゲート電極24aの、第1の電極部24a-1にそれぞれ交差する第2の電極部24a-2に対応する上記n-ドリフト層11の界面に、上記pベース層12aに接続させて、上記pベース層12aよりも低い不純物濃度を有するp層14Bを形成してなる構成とされている。【選択図】図1

請求項（抜粋）：

第1導電型の第1の半導体層と、前記第1導電型の第1の半導体層の表面部に選択的に形成された、複数の第2導電型の第2の半導体層と、前記複数の第2導電型の第2の半導体層の表面部にそれぞれ選択的に形成された、少なくとも1つの第1導電型の第3の半導体層と、前記複数の第2導電型の第2の半導体層および前記少なくとも1つの第1導電型の第3の半導体層にそれぞれ接続された複数の第1の主電極と、前記第1導電型の第1の半導体層の裏面側に形成された第4の半導体層と、前記第4の半導体層に接続された第2の主電極と、前記複数の第2導電型の第2の半導体層および前記少なくとも1つの第1導電型の第3の半導体層にそれぞれ隣接する、前記第1導電型の第1の半導体層の表面部に、ゲート絶縁膜を介して格子状に形成された、トレンチ型構造を有する制御電極と、前記制御電極の、第1の方向に沿って設けられた複数の第1の制御電極部にそれぞれ交差する、第2の方向に沿ってそれぞれ設けられた複数の第2の制御電極部と接する、前記第1導電型の第1の半導体層の界面にそれぞれ設けられ、前記複数の第2導電型の第2の半導体層の少なくとも1つに接続された、前記複数の第2導電型の第2の半導体層よりも低い不純物濃度を有する複数の第2導電型の第5の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。

IPC (1件)：

H01L29/78

FI (7件)：

H01L29/78 652C , H01L29/78 652F , H01L29/78 652H , H01L29/78 652J , H01L29/78 653A , H01L29/78 654Z , H01L29/78 655A

引用特許：

審査官引用 (6件)

縦型電界効果トランジスタ
公報種別：公開公報出願番号：特願平11-304774 出願人：関西日本電気株式会社
特開昭64-082567
半導体装置
公報種別：公開公報出願番号：特願平8-014048 出願人：日本電気株式会社

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