特許

J-GLOBAL ID：200903080487402060

半導体装置およびその製造方法

発明者： 小野沢 勇一 ,  佐々木 弘次
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-259939
公開番号（公開出願番号）：特開2000-349289
出願日： 1999年09月14日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】ゲート絶縁破壊電圧の低下を防止できる、トレンチゲート構造を有する半導体装置とその製造方法を提供すること。【解決手段】シリコン3にトレンチ溝を形成し、このトレンチ溝にゲート酸化膜1を被覆し、その後、ポリシリコン2を気相堆積させて、トレンチ溝を埋め、シリコン3の平坦部に形成されたゲート酸化膜1が露出するまで、ポリシリコン2をバックエッチする(a)。シリコン3の平坦部と、ポリシリコン2の表面に厚い酸化膜4(CVD酸化膜)を気相堆積させる(b)。シリコン3の平坦部の表面が露出するまで、この酸化膜4をバックエッチして、除去する(c)。シリコン3の平坦部の表面と酸化膜4の表面にスクリーン酸化膜5を形成する(d)。この厚い酸化膜4が形成されるため、ゲート酸化膜1の膜質が高品質に確保され、ゲート耐圧の低下を防止できる。また、ゲート酸化膜1にダメージが入らないためにゲート耐圧の信頼性を向上させることができる。

請求項（抜粋）：

トレンチゲート構造を有する半導体装置において、第1絶縁膜を介してトレンチ溝に形成されるゲート電極と、トレンチ溝部の第1絶縁膜上と、ゲート電極上に、半導体基板の表面高さと同一高さで形成される第2絶縁膜とを有することを特徴とする半導体装置。

FI (3件)：

H01L 29/78 653 A ,  H01L 29/78 301 V ,  H01L 29/78 652 K

Fターム (9件)：

5F040DA19 ,  5F040DA28 ,  5F040DC01 ,  5F040EC07 ,  5F040EC20 ,  5F040EL02 ,  5F040FA16 ,  5F040FA19 ,  5F040FC10