特許

J-GLOBAL ID：200903080495378569

タイマ回路

発明者： 日下部 瑞夫
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-360053
公開番号（公開出願番号）：特開平5-181562
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 CPUへの割り込みを低減させ、CPUの処理能力の向上を図る。【構成】 カウンタ3は入力パルス信号を計数しており、1つ目のトリガ信号が入力されると、制御回路8はレジスタ4にその時のカウンタ3の値をラッチし、2つ目のトリガ信号が入力されると、レジスタ7にその時のカウンタ3値をラッチする。そして制御回路8はCPU1に対して割り込みを発生する。

請求項（抜粋）：

中央処理装置を備えたマイクロコンピュータに内蔵され上記中央処理装置への所定のタイマ処理をさせるためのタイマ回路において、入力パルス信号を計数するカウンタと、このカウンタの値を上記中央処理装置に与えられるタイマ処理情報としてラッチする複数のレジスタと、トリガ信号によって上記カウンタの値を上記複数のレジスタへ順番にラッチし全レジスタのラッチ動作が終了した時点で上記中央処理装置に割り込みを発生する制御を行う制御回路とを備えたことを特徴とするタイマ回路。

IPC (3件)：

G06F 1/14 ,  G06F 15/78 510 ,  G06F 15/78

引用特許：

審査官引用 (2件)

• 特開昭56-046482
  
• 特開昭50-002982