特許

J-GLOBAL ID：200903080505005316

I/Oレジスタアクセス方式

発明者： 古野 慎治
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-218675
公開番号（公開出願番号）：特開平6-044193
出願日： 1992年07月24日
公開日（公表日）： 1994年02月18日
要約：

【要約】【目的】 メインプロセッサ20によるレジスタのアクセス時間を短縮する。【構成】 メインプロセッサ20とCPU11の両方よりアクセスできる2ポートレジスタ12を用意し、2ポートレジスタ12の中に書き込み終了ステータスを用意する。書き込み終了ステータスはCPU11により書き込み終了時にセットする。そして、メインプロセッサ20が2ポートレジスタ12にデータを書き込む場合にクリアする。メインプロセッサ20から2ポートレジスタ12へのライトアクセス時には割込み信号でまとめて、CPU11に報告する。そして、CPU11は割込み処理で書き込み終了ステータスを検知することで、どのアドレスへアクセスが来たかを判定できる。一方、メインプロセッサ20から2ポートレジスタ12へのリードアクセス時にはCPU11への報告は行なわない。

請求項（抜粋）：

I/O装置をメインプロセッサによりレジスタアクセスで制御する場合において、前記メインプロセッサと前記I/O装置の制御装置との双方よりアクセス可能な2ポートレジスタを用意し、当該レジスタへのリードアクセス時には、前記制御装置への報告は行なわずに、当該レジスタよりデータを読み出し、当該レジスタへのライトアクセス時には、当該レジスタへデータを書き込み、この書き込みの終了でライトアクセスを終了させ、当該ライトアクセスの前記制御装置への報告は割込み信号で行なう一方、前記レジスタの中に書き込み終了ステータスを用意し、前記制御装置により書き込み終了時に当該書き込み終了ステータスをセットし、前記メインプロセッサが前記レジスタに書き込む場合に当該書き込み終了ステータスをクリアし、前記制御装置の割込み処理で当該書き込み終了ステータスを検知することで、前記I/O装置のどのアドレスへアクセスが来たかを判定可能とすることを特徴とするI/Oレジスタアクセス方式。

IPC (2件)：

G06F 15/16 320 ,  G06F 13/38 340