半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：船橋國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-379607
公開番号（公開出願番号）：特開2002-184958
出願日： 2000年12月14日
公開日（公表日）： 2002年06月28日
要約：

【要約】【課題】 DRAMにおいて、キャパシタ容量を増大させることなく接合リークの抑制を図り、拡散層と取り出し電極との接触面積の増大を図ってコンタクト抵抗を低減してDRAMセルの縮小化を可能とし、ゲート電極と取り出し電極との間の絶縁耐圧も確保する。【解決手段】メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、メモリ素子のトランジスタは、半導体基板11に形成した溝13内にゲート絶縁膜15を介して埋め込んだゲート電極16と、溝13の側壁の半導体基板11表面側に形成した拡散層17とを備え、ゲート電極16上に第1の層間絶縁膜(絶縁膜)18を介してゲート電極16にオーバラップする状態で拡散層17に接続される取り出し電極20を備えたものであり、ワード線16も溝13内に形成され、拡散層17は深さ方向に不純物濃度が薄くなっている。

請求項（抜粋）：

メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、前記メモリ素子のトランジスタは、前記半導体基板に形成した溝内にゲート絶縁膜を介して埋め込んだゲート電極と、前記溝の側壁の前記半導体基板表面側に形成した拡散層とを有し、前記ゲート電極上に絶縁膜を介して前記ゲート電極にオーバラップする状態で前記拡散層に接続される取り出し電極を備えたことを特徴とする半導体装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 21/8238 , H01L 27/092

FI (4件)：

H01L 27/10 621 B , H01L 27/08 321 D , H01L 27/10 671 B , H01L 27/10 681 F

Fターム (25件)：

5F048AB01 , 5F048AC01 , 5F048BA01 , 5F048BC06 , 5F048BG01 , 5F048BG13 , 5F048DA25 , 5F048DA27 , 5F083AD48 , 5F083AD56 , 5F083GA09 , 5F083JA02 , 5F083JA04 , 5F083JA06 , 5F083JA14 , 5F083JA35 , 5F083JA37 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083NA01 , 5F083NA08 , 5F083PR34 , 5F083PR39 , 5F083PR40

引用特許：

審査官引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平5-162286 出願人：株式会社東芝
半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-037950 出願人：日本電気株式会社
半導体集積回路装置の製造方法および半導体集積回路装置
公報種別：公開公報出願番号：特願2000-015604 出願人：株式会社日立製作所

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