特許

J-GLOBAL ID：200903080527846284

半導体装置の製造方法

発明者： 田島 和浩
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-151937
公開番号（公開出願番号）：特開平9-330888
出願日： 1996年06月13日
公開日（公表日）： 1997年12月22日
要約：

【要約】【課題】 接合のシャロー化のために多結晶シリコン膜を薄く形成すると、それと同程度の厚さの金属膜とのシリサイド化反応によって形成される低抵抗化のためのシリサイド層が半導体基板まで達し、接合リークの原因となる。【解決手段】 半導体基板11に、オフセット絶縁膜15と側壁絶縁膜20に覆われた状態にゲート電極17p,17n を形成し、さらにそれらの両側の半導体基板11に接続するシリコン層31を形成した後、それにp型,n型不純物を順次導入する。次いでシリコン層31で各ゲート電極17p,17n の両側の半導体基板11に接続するシリコン層パターン33p,34p,33n,34n を形成し、さらにシリコン層31と反応して各シリコン層パターン33p,34p,33n,34n の上層にシリサイドを形成する厚さの金属膜(図示省略)を形成した後、金属膜とシリコン層31とを反応させて各シリコン層パターン33p,34p,33n,34n の上層に金属シリサイド層(図示省略)を形成する。

請求項（抜粋）：

半導体基板に、絶縁膜に覆われた状態にゲート電極を形成した後、該ゲート電極の両側における該半導体基板に接続するシリコン層を形成する工程と、前記シリコン層に導電型不純物を導入する工程と、前記シリコン層をパターニングしてゲート電極の両側の前記半導体基板に接続するシリコン層パターンを形成する工程と、前記シリコン層パターンと反応して該シリコン層パターンの上層がシリサイドになる厚さの金属膜を該シリコン層パターン上に形成する工程と、前記金属膜と前記シリコン層パターンとを反応させて該シリコン層パターンの上層に金属シリサイド層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43 ,  H01L 29/78

FI (4件)：

H01L 21/28 301 D ,  H01L 27/08 321 E ,  H01L 29/46 D ,  H01L 29/78 301 X