特許
J-GLOBAL ID：200903080551874736
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-151809
公開番号（公開出願番号）：特開平5-002898
出願日： 1991年06月24日
公開日（公表日）： 1993年01月08日
要約：
【要約】【構成】 外部に出力されるべき32個のデータd0〜d31に対応する各列の6個の要素と、この列よりも16列前の列に対応する6個の要素とが2つの要素を除いてすべて一致するようなハミング行列に従った演算によって誤り訂正を行なうECCにおいて、これら32個のデータd0〜d31とそれぞれ排他的論理和をとられるべき32個の訂正信号e0〜e31のうちの半分e16〜e31が、残りの半分e0〜e15を発生するための回路111と同一の回路によって発生され、かつ、32個のデータd0〜d31のうちの半分d0〜d15と、これに対応する訂正信号e0〜e15との排他的論理和をとるための回路112と、残りの半分d16〜d31と、これに対応する訂正信号e16〜e31との排他的論理和をとる回路とが同一の回路112であるように構成される。【効果】 訂正信号発生器111の構成素子数と、データ訂正回路112の構成素子数および入力信号線数が半減するので、ECC全体の回路規模が従来に比べ大幅に削減される。
請求項（抜粋）：
外部に読出されるべき複数のデータと、前記複数のデータに応じた複数のパリティデータとが格納されたメモリセルアレイと、前記メモリセルアレイから、前記外部に読出されるべき複数のデータおよび前記複数のパリティデータを読出す手段と、前記読出手段によって読出された前記外部に読出されるべき複数のデータと前記複数のパリティデータとに、所定のハミング行列に従った演算を施して、前記外部に読出されるべきデータの誤りを訂正する誤り訂正手段とを備え、前記外部に読出されるべき複数のデータは、同数のデータを含む、第1および第2のグループに分割され、前記誤り訂正手段は、前記読出手段によって前記メモリセルアレイから読出された、前記第1および第2のグループのデータと前記複数のパリティデータとに基づいて、複数のシンドローム信号を作成するシンドローム信号作成手段と、前記読出手段によって前記メモリセルアレイから読出された前記第1および第2グループのデータを順次選択するグループ選択手段と、前記シンドローム信号作成手段により作成された前記シンドローム信号に基づいて、前記グループ選択手段の選択動作に同期して、前記第1グループのデータのための訂正信号と、前記第2グループのデータのための訂正信号とを順次作成する訂正信号作成手段と、前記訂正信号作成手段によって作成された訂正信号に基づいて、前記グループ選択手段によって選択されたグループのデータの誤りを訂正する手段とを備えた、半導体記憶装置。
IPC (4件)：
G11C 29/00
, G06F 11/10 330
, G06F 12/16 320
, H01L 27/10 491
