特許
J-GLOBAL ID：200903080556273927
容量性負荷駆動回路および記録ヘッド駆動回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-052197
公開番号（公開出願番号）：特開平11-170529
出願日： 1998年03月04日
公開日（公表日）： 1999年06月29日
要約：
【要約】【課題】 負荷が容量性であることを利用して、低消費電力化を図るとともにスイッチング素子の発熱を抑えることのできる容量性負荷駆動回路および記録ヘッド駆動回路を提供すること。【解決手段】 電源からピエゾ圧電素子C3への第1の充電経路CL1、キャパシタC1、C2からピエゾ圧電素子C3への第2の充電経路CL2、ピエゾ圧電素子C3からグランドGへの第1の放電経路DL1、およびピエゾ圧電素子C3からキャパシタC1、C2への第2の放電経路DL2の各々に介挿されたトランジスタQ17、Q18、Q15、Q10を制御して、ピエゾ圧電素子C3を充電、放電する際には、キャパシタC1、C2との間で電荷を授受する。
請求項（抜粋）：
入力信号に基づいて容量性負荷に放電と充電とを繰り返させる容量性負荷駆動回路において、電源から前記容量性負荷への第1の充電経路に介挿された第1のスイッチング素子と、キャパシタから前記容量性負荷への第2の充電経路に介挿された第2のスイッチング素子と、前記容量性負荷からグランドへの第1の放電経路に介挿された第3のスイッチング素子と、前記容量性負荷から前記キャパシタへの第2の放電経路に介挿された第4のスイッチング素子と、前記入力信号に基づいて、前記容量性負荷の充電時には前記第3および第4のスイッチング素子をオフ状態にするとともに前記第2のスイッチング素子および前記第1のスイッチング素子をこの順にオン状態に切り換え、前記容量性負荷の放電時には前記第1および第2のスイッチング素子をオフ状態にするとともに前記第4のスイッチング素子および前記第3のスイッチング素子をこの順にオン状態に切り換える制御回路とを有することを特徴とする容量性負荷駆動回路。
IPC (3件)：
B41J 2/045
, B41J 2/055
, H01L 41/09
B41J 3/04 103 A
, H01L 41/08 K
