不揮発性半導体メモリ

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出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-240152
公開番号（公開出願番号）：特開2000-068486
出願日： 1998年08月26日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】二重ビット線アーキテクチャを採用したフラッシュEEPROMの列サブセレクタ回りにおいて、4本のサブビット線に対して主ビット線1本を配設するパターンの繰り返しピッチの1ピッチ内で4個のブロック選択トランジスタを配設する。【解決手段】メモリセルアレイおよび列セレクタが列方向に複数のセルブロック11iおよび複数の列サブセレクタ12iに分割されたフラッシュEEPROMにおいて、列サブセレクタは、4本のサブビット線SBLに対して1本の主ビット線MBLが列方向に配設されたパターンの繰り返しピッチの1ピッチ内に4個のブロック選択トランジスタBSTの活性領域が配設され、ブロック選択トランジスタの各ゲート配線は活性領域の上方で行方向に配設され、かつ4本のブロックデコード線BDLiが行方向に配設されている。

請求項（抜粋）：

セルトランジスタが行列状に配置されたメモリセルアレイが列方向に分割された複数のセルブロックと、前記複数のセルブロックに各対応して列方向に隣接して設けられ、対応するセルブロックの各列に対応して設けられたブロック選択トランジスタを有する複数の列サブデコーダとを具備する二重ビット線アーキテクチャを採用した不揮発性半導体メモリにおいて、前記列サブセレクタは、所定本のサブビット線に対して1本の主ビット線がそれぞれ列方向に配設されたパターンが繰り返し、前記パターンの繰り返しピッチ内に複数個のブロック選択トランジスタの活性領域が行方向に配設され、前記ブロック選択トランジスタのゲート配線および前記ゲート配線と接続されたブロックデコード線が前記活性領域の上方で行方向に配設されてなることを特徴とする不揮発性半導体メモリ。

IPC (7件)：

H01L 27/115 , G11C 16/04 , G11C 16/06 , H01L 27/10 481 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (5件)：

H01L 27/10 434 , H01L 27/10 481 , G11C 17/00 622 A , G11C 17/00 634 A , H01L 29/78 371

Fターム (10件)：

5B025AA01 , 5B025AC01 , 5F001AD11 , 5F001AD12 , 5F001AE01 , 5F083EP77 , 5F083ER22 , 5F083KA05 , 5F083KA06 , 5F083LA12

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