特許

J-GLOBAL ID：200903080577339693

半導体記憶装置

発明者： 山中 俊明 ,  橋本 直孝 ,  橋本 孝司 ,  清水 昭博 ,  石橋 孝一郎 ,  佐々木 勝朗 ,  下東 勝博 ,  武田 英次
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-131624
公開番号（公開出願番号）：特開平8-293562
出願日： 1989年05月29日
公開日（公表日）： 1996年11月05日
要約：

【要約】【目的】 本発明の目的は、メモリセルの占有面積を小さくした新規なスタティック型ランダムアクセスメモリセルを半導体基体に構成させた半導体記憶装置を提供することにある。【構成】 本発明は、メモリセルにおけるワード線WLは一対の第1の配線(50a,50b)で構成され、そのメモリセルにおける電源配線Vccは一対の第2の配線(56c,56f)で構成される。【効果】 ワード線を分割したことで転送用の一対の絶縁ゲート型電界効果トランジスタ(T3,T4)と駆動用の一対の絶縁ゲート型電界効果トランジスタ(T1,T2)と近接させそれらの共有領域(蓄積ノード)を小さくし、そしてそれらワード線上にそれぞれ電源配線を分割配置ができ、メモリセルの占有面積を大幅に縮小できる。

請求項（抜粋）：

半導体基体に駆動用の一対の第1の絶縁ゲート型電界効果トランジスタと、そのゲートがワード線に繋がる転送用の一対の第2の絶縁ゲート型電界効果トランジスタとを有するフリップフロップ回路を構成するメモリセルが複数設けられ、かつ上記半導体基体に第1電位配線と第2電位配線とが設けられ、上記メモリセルが上記第1電位配線と上記第2電位配線とに電気的接続された半導体記憶装置であって、上記セルにおける上記ワード線は一対の第1の配線で構成され、上記セルにおける上記第1電位配線は一対の第2の配線で構成されていることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/8244 ,  H01L 27/11 ,  G11C 11/412

FI (2件)：

H01L 27/10 381 ,  G11C 11/40 301