半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：志賀正武 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-211812
公開番号（公開出願番号）：特開平6-061423
出願日： 1992年08月07日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】工程の複雑化および製造コストの増大を招くことなく、且つ、MOSFET、容量素子および抵抗素子の電気的性能を犠牲にすることなく、これら各素子を含んだ半導体装置を簡便に製造する方法を提供することを目的とする。【構成】容量膜形成工程1cおよびパターニング工程1d以外の各工程は一般的なMOS集積回路の製造工程に含まれている工程である。このように簡単な工程を追加するのみにより、ポリシリコン層および高融点材からなるポリサイド構造のゲート電極Gと、容量膜1をポリシリコン層および高融点材によって挟んだ構造の容量素子Cと、ポリシリコン単層からなる抵抗素子Rとを形成できる。

請求項（抜粋）：

半導体基板上に少なくともMOSFETおよび容量素子を形成する半導体装置の製造方法において、(a)前記半導体基板表面にゲート酸化膜を積層する工程と、(b)前記ゲート酸化膜上にポリシリコン層を積層する工程と、(c)前記ポリシリコン層上に絶縁材による容量膜を積層する工程と、(d)前記容量膜のうち前記容量素子に対応した領域のみを残して他の部分を除去する工程と、(e)前記ポリシリコン層および容量膜を覆うように高融点材を積層する工程と、(f)前記高融点材のうち前記容量素子の上部電極に対応した領域および前記MOSFETのゲート電極に対応した領域を覆うマスク材を形成する工程と、(g)前記マスク材をマスクとすると共に前記容量膜をエッチングストッパとしたエッチングを行い、前記上部電極および前記ゲート電極に対応した領域以外の高融点材を除去すると共に前記容量膜によって覆われてないポリシリコン層を除去する工程とを具備し、前記MOSFETのゲート電極として、前記ポリシリコン層および前記高融点材からなるポリサイド構造のゲート電極を形成し、前記容量素子として、前記容量膜を前記ポリシリコン層および前記高融点材によって挟んだ構造の容量素子を形成することを特徴とする半導体装置の製造方法。

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