特許
J-GLOBAL ID：200903080618285340
デジタルPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 光男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-226461
公開番号（公開出願番号）：特開平5-048593
出願日： 1991年08月12日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 本発明はマスタークロック信号の周波数が低いときにも、充分な同期精度を確保して入力信号の周波数シフト等に対処する。【構成】 入力信号に対してVCO回路7がロックされていないとき、ロック判定回路10およびスイッチ回路4によって粗同期対称抽出回路2の出力と、3T測定回路8の出力とを選択して前記入力信号の3T区間を抽出するとともに、この3T区間に基づいて前記VCO回路7の発振周波数を制御して掃引動作を行ない、この掃引動作によって前記VCO回路7の粗ロックが完了した後、精密同期対称抽出回路3の出力と、6T測定回路9の出力とを選択して前記入力信号の6T区間を抽出するとともに、この6T区間に基づいて前記VCO回路7の発振周波数を制御して前記入力信号に対して前記VCO回路7をロックさせる。
請求項（抜粋）：
入力信号の同期対象部分を抽出してVCO回路の発振周波数を制御し、前記同期対象部分に対応したクロック信号を生成するデジタルPLL回路において、前記入力信号の同期対象部分中の粗同期対象部分を抽出して前記VCO回路の発振周波数を制御して前記粗同期対象部分に対応したクロック信号を生成する粗同期ループ回路と、前記入力信号の同期対象部分中の精密同期対象部分を抽出して前記VCO回路の発振周波数を制御して前記精密同期対象部分に対応したクロック信号を生成する精密同期ループ回路と、前記VCO回路が前記入力信号に対してロックされていないとき、前記粗同期ループ回路を選択して掃引動作を行なわせ、この掃引動作によって粗同期ループ回路がロックされた後、前記精密同期ループ回路を選択して前記入力信号に対して前記VCO回路をロックさせるループ切換回路と、を備えたことを特徴とするデジタルPLL回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/08 Z
