特許

J-GLOBAL ID：200903080629442250

強誘電体メモリ装置およびその検査方法

発明者： 平野 博茂 ,  森脇 信行 ,  中熊 哲治 ,  本多 利行 ,  中根 譲治
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-208161
公開番号（公開出願番号）：特開平9-120700
出願日： 1996年08月07日
公開日（公表日）： 1997年05月06日
要約：

【要約】【課題】 1T1Cタイプと2T2Cタイプとの動作を切り換えることにより、低電圧での安定動作と高電圧での高集積性を兼ね備えた強誘電体メモリ装置を提供する。【解決手段】 メモリセルが強誘電体キャパシタで構成され、第1のビット線BLに第1の本体メモリセルC0-C254が接続され、第2のビット線/BLに第1のリファレンスメモリセルDC0が接続され、第2のビット線/BLに第2の本体メモリセルC1-C255が接続され、第1のビット線BLに第2のリファレンスメモリセルDC1が接続されている。NANDゲートおよびNORゲートで構成された制御回路によって第1の動作モードを選択したとき、第1の本体メモリセルC0-C254と第1のリファレンスメモリセルDC0が選択され、第2の動作モードを選択したとき、第1の本体メモリセルC0-C254と第2の本体メモリセルC1-C255が選択される。

請求項（抜粋）：

第1および第2のビット線と、本体メモリセルを構成する第1のメモリセルトランジスタを介して前記第1のビット線に接続された第1の強誘電体キャパシタと、本体メモリセルを構成する第2のメモリセルトランジスタを介して前記第2のビット線に接続された第2の強誘電体キャパシタと、第1のリファレンスメモリセルを構成する第3のメモリセルトランジスタを介して前記第2のビット線に接続された第3の強誘電体キャパシタと、第2のリファレンスメモリセルを構成する第4のメモリセルトランジスタを介して前記第1のビット線に接続された第4の強誘電体キャパシタと、前記第1から第4のメモリセルトランジスタのゲートを制御する制御回路とを備え、前記制御回路は、第1および第2の動作モードの制御機能を有し、前記第1の動作モードでは、前記第1および第3のメモリセルトランジスタを含むグループ、および、前記第2および第4のメモリセルトランジスタを含むグループのうちのいずれか一方のグループの各トランジスタのゲートを制御し、前記第2の動作モードでは、前記第1および第2のメモリセルトランジスタのいずれか一方のゲートのみを制御する強誘電体メモリ装置。

IPC (5件)：

G11C 29/00 303 ,  G11C 29/00 ,  G11C 11/22 ,  G11C 14/00 ,  G11C 11/401

FI (5件)：

G11C 29/00 303 E ,  G11C 29/00 303 B ,  G11C 11/22 ,  G11C 11/34 352 A ,  G11C 11/34 371 A