特許
J-GLOBAL ID：200903080679252460
組込みテスト回路を使用したDRAMにおけるデータ保持時間を検証しかつ特性付けるための方法および装置
発明者：
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出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-161460
公開番号（公開出願番号）：特開平11-086598
出願日： 1998年05月26日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 組込みテスト回路を使用してDRAMのデータ保持時間を適切に検査可能にする。【解決手段】 BISTコントローラ112および方法はDRAMコントローラ108のリフレッシュ信号を使用してDRAMメモリアレイ132のデータ保持特性を試験する。BISTコントローラはDRAMコントローラによって発生されるリフレッシュサイクルの一部を阻止してDRAMの使用で定められた保持時間より上の信頼性の余裕を提供する。BISTコントローラは特にメモリへのアクセスが間接的な組込みの用途にかつメモリシステムがモジュール方式である用途に適している。本発明はまた特定のDRAMの実際の保持時間を特徴づけてシステムがDRAMのリフレッシュ間隔を最適化できるようにするために使用できる。
請求項（抜粋）：
組込みテスト回路を使用したダイナミックランダムアクセスメモリ(DRAM)におけるデータ保持時間の検証方法であって、複数の行のメモリセルを有するDRAMを提供する段階であって、各々の行は有効なデータを保持するために周期的にリフレッシュ動作を必要とするもの、前記DRAMに結合されたリフレッシュ制御回路を提供する段階であって、該リフレッシュ制御回路は前記DRAMのリフレッシュ動作を開始する少なくとも1つの信号を前記DRAMに提供し、前記DRAMは前記DRAMのためのデータ保持時間仕様を満たすようにそれぞれの行が周期的にリフレッシュ動作を受けることを要求するもの、そして前記リフレッシュ制御回路および前記DRAMに結合された組込みテスト回路を提供する段階であって、該組込みテスト回路は前記DRAMのデータ保持時間仕様より上の動作マージンを検証するために前記リフレッシュ制御回路が前記DRAMのそれぞれの行のリフレッシュ動作を行うレートを選択的に変更するもの、を具備することを特徴とする組込みテスト回路を使用したDRAMにおけるデータ保持時間の検証方法。
IPC (5件)：
G11C 29/00 671
, G11C 29/00
, G01R 31/28
, G11C 11/406
, G11C 11/401
G11C 29/00 671 S
, G11C 29/00 671 B
, G01R 31/28 B
, G11C 11/34 363 Z
, G11C 11/34 371 A
