特許
J-GLOBAL ID：200903080702889617

半導体記憶装置及びその製造方法

発明者：
小川 久

小川 久 について

, 
森 義弘

森 義弘 について

, 
皷谷 昭彦

皷谷 昭彦 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-184751
公開番号（公開出願番号）：特開2003-100910
出願日： 2002年06月25日
公開日（公表日）： 2003年04月04日
要約：
【要約】【課題】 メタル上部電極を露出させることによる容量絶縁膜の特性劣化を防いだ半導体記憶装置及びその製造方法を提供する。【解決手段】 半導体記憶装置であるDRAMのメモリセルにおいて、第1層間絶縁膜18の上には、ビット線プラグ20bに接続されるビット線21aと、局所配線21bとが設けられている。上部電極35aを構成するPt膜35の上にコンタクトが設けられておらず、ダミー下部電極33bはダミーバリアメタル32bと直接接している。すなわち、ダミー下部電極33b,ダミーセルプラグ30及び局所配線21bによって上部電極35aが上層配線(Cu配線42)に接続されている。Pt膜35が還元性雰囲気にさらされないので、容量絶縁膜34aの特性劣化を防止することができる。
請求項（抜粋）：
半導体基板上の絶縁層の上に設けられ、下部電極,上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、上記ダミー導体部材に電気的に接続される上層配線とを備えている半導体記憶装置。
IPC (3件)：
H01L 21/8242 ,  H01L 27/105 ,  H01L 27/108
FI (4件)：
H01L 27/10 651 ,  H01L 27/10 621 B ,  H01L 27/10 621 C ,  H01L 27/10 444 B
Fターム (22件)：
5F083AD21 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083FR02 ,  5F083GA27 ,  5F083JA13 ,  5F083JA14 ,  5F083JA17 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA16 ,  5F083MA18 ,  5F083MA19 ,  5F083MA20 ,  5F083PR40 ,  5F083ZA12
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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