特許
J-GLOBAL ID：200903080707671814
浮動小数点演算機能を持つ情報処理装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-201299
公開番号（公開出願番号）：特開平6-051955
出願日： 1992年07月28日
公開日（公表日）： 1994年02月25日
要約：
【要約】【目的】浮動小数点加減算処理でオーバフロートラップまたはアンダフロートラップを避けるための精度チェック処理が簡単に且つ高速で行えるようにする。【構成】CPU1にフェッチされた命令がFQADD命令の場合、デコード回路11から割込み禁止信号18が出力されると共に、浮動小数点加算器14において浮動小数点加算が行われ、その結果がレジスタファイル12内のレジスタTに格納される。ここで演算エラーが発生すると演算エラー信号19が出力されるが、割込み禁止信号18によりAND回路15のゲートが閉じて、信号19が割込み発生回路16に伝達されるのが禁止される。CPU1では、レジスタTの内容により、オーバフロー、アンダフロー、正、負など演算結果タイプを判別して、対応するビットパターンをレジスタRに設定する処理が行われ、同レジスタRのパターンにより、オーバフローまたはアンダフローであるか否かが調べられる。
請求項（抜粋）：
浮動小数点演算を行う浮動小数点演算器と、この浮動小数点演算器で発生する演算エラーを受けて演算エラー割込みを発生する割込み発生回路とを備えた情報処理装置において、特定の浮動小数点加減算命令の実行時には、演算エラー割込みを禁止するための割込み禁止信号を出力する割込み禁止信号出力手段と、この割込み禁止信号出力手段から出力される前記割込み禁止信号により、前記浮動小数点演算器で発生する演算エラーが前記割込み発生回路に伝達されるのを禁止するゲート回路と、前記特定の浮動小数点加減算命令の指定する浮動小数点加減算が前記浮動小数点演算器で実行されることにより求められた浮動小数点加減算結果の値から、同結果がオーバフローまたはアンダフローとなっているか否かを調べるテスト手段と、このテスト手段によってオーバフローまたはアンダフローとなっていないことが判別された場合に、前記浮動小数点加減算結果を指定の結果格納先に格納する手段と、を具備することを特徴とする情報処理装置。
IPC (4件)：
G06F 7/50
, G06F 7/00
, G06F 7/38
, G06F 9/00
