特許

J-GLOBAL ID：200903080708607931

多層セラミック基板の製造方法および多層集合基板

発明者： 馬場 彰 ,  西出 充良
出願人/特許権者： 株式会社村田製作所
代理人 (1件)： 小柴 雅昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-116628
公開番号（公開出願番号）：特開2001-308526
出願日： 2000年04月18日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】 多層集合基板を得るための焼成工程において、歪みまたは反りが生じにくくする。【解決手段】 複数の生のセラミック層12が積層され、かつ導電性ペースト膜13が形成された、生の積層体11において、生のセラミック層12上であって、積層体11の周辺部14に、焼成工程における導電性ペースト膜13の収縮の度合いが最大となる幅200°Cの温度領域において、導電性ペースト膜13よりも収縮の度合いが小さい材料を含む収縮抑制層15を形成する。この生の積層体11が焼成されるとき、収縮抑制層15は、生のセラミック層12を外側へ引っ張る応力を及ぼし、歪みを生じにくくする。周辺部14は、焼成後において除去される。

請求項（抜粋）：

複数の生のセラミック層が積層され、かつ前記生のセラミック層の特定のものの主面に沿って導電性ペースト膜が形成された、生の積層体を用意する工程と、前記生の積層体を焼成する工程と、焼成後の前記積層体の周辺部を除去する工程とを備え、前記生の積層体を用意する工程は、少なくとも1つの前記生のセラミック層の主面上であって、前記除去する工程において除去される部分に相当する前記生の積層体の周辺部に、前記焼成する工程における前記導電性ペースト膜の収縮の度合いが最大となる幅200°Cの温度領域において、前記導電性ペースト膜よりも収縮の度合いが小さい材料を含む収縮抑制層を形成する工程を備えることを特徴とする、多層セラミック基板の製造方法。

IPC (2件)：

H05K 3/46 ,  B28B 11/00

FI (2件)：

H05K 3/46 H ,  B28B 11/00 Z

Fターム (25件)：

4G055AA08 ,  4G055AB01 ,  4G055AC09 ,  4G055BA22 ,  5E346AA12 ,  5E346AA15 ,  5E346AA24 ,  5E346AA38 ,  5E346AA60 ,  5E346BB01 ,  5E346BB20 ,  5E346CC17 ,  5E346CC18 ,  5E346CC31 ,  5E346CC32 ,  5E346CC34 ,  5E346CC37 ,  5E346CC38 ,  5E346CC39 ,  5E346DD34 ,  5E346EE24 ,  5E346EE25 ,  5E346GG03 ,  5E346GG08 ,  5E346HH11