特許

J-GLOBAL ID：200903080708702284

半導体装置とその製造方法

発明者： 菊地 修一 ,  赤石 由美子
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-144451
公開番号（公開出願番号）：特開2001-326347
出願日： 2000年05月17日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】 トランジスタのオフリークの発生を抑止し、更には低オン抵抗化を可能にする。【解決手段】 本発明の半導体装置は、N型半導体基板1上のゲート酸化膜上に形成されたゲート電極5と、このゲート電極5に隣接するように形成されたLP層3(低濃度のソース・ドレイン領域)と、このLP層3内で、前記ゲート電極5と離間された位置に形成されたP+層9(高濃度のソース・ドレイン領域)と、前記LP層3の表面に形成されたSLP層6とを有し、このLP層3の表面にSLP層6を具備させたことで、側壁絶縁膜7形成時のエッチングダメージによるオフリークを抑止することを特徴とする。

請求項（抜粋）：

第1導電型半導体層上のゲート酸化膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成された低濃度の第2導電型ソース・ドレイン領域と、前記低濃度の第2導電型ソース・ドレイン領域内で、前記ゲート電極と離間された位置に形成された高濃度の第2導電型ソース・ドレイン領域と、前記低濃度の第2導電型ソース・ドレイン領域の表面に形成された中濃度の第2導電型層とを具備したことを特徴とする半導体装置。

Fターム (7件)：

5F040DA22 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EF13 ,  5F040EK01 ,  5F040FA03

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-182621   出願人：ソニー株式会社
• 特開平2-219237
  
• 特開平2-219237