特許

J-GLOBAL ID：200903080777029419

半導体試験装置及びその半導体試験方法

発明者： 池田 智是
出願人/特許権者： ソニー株式会社
代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2001-015332
公開番号（公開出願番号）：特開2002-214307
出願日： 2001年01月24日
公開日（公表日）： 2002年07月31日
要約：

【要約】【課題】 特定アドレスのテストパターンのサイクル周期を可変にする。【解決手段】 半導体試験装置100のテストパターン記憶手段130には、予めテストパターンデータが記憶されている。試験が開始されると、制御手段110は、設定情報に従ってテストパターン信号を生成するタイミング信号を発生するとともに、サイクル周期毎にテストパターン記憶手段130のアドレス指定信号を発生する。テストパターン記憶手段130は、アドレス指定信号により、サイクル周期毎に必要なテストパターンを出力する。テストパターン生成手段120は、タイミング信号の一部と、テストパターンの一部とを各サイクル周期毎に合成し、テストパターン信号を生成する。生成されたテストパターン信号は、被試験対象の半導体デバイス500に供給される。判定手段140は、被試験対象の半導体デバイス500の出力信号を入力し、テストパターンの一部と判定用タイミング信号を用いて判定を行ない、判定結果を外部に出力する。

請求項（抜粋）：

テストパターンの入力信号を半導体デバイスに供給し、前記半導体デバイスからの出力信号を予め規定されている期待値と比較して試験を行なう半導体試験装置において、前記テストパターンを構成するテストパターンデータを記憶するとともに前記テストパターンデータをアドレスにより管理し、前記アドレスにより指定された前記テストパターンを出力するテストパターン記憶手段と、前記テストパターン記憶手段が出力する前記テストパターンに基づいてテストパターン信号を生成するテストパターン生成手段と、任意のアドレスの前記テストパターンデータに基づく前記テストパターン信号が設定情報に従った所定のタイミングで発生するように前記テストパターン記憶手段及び前記テストパターン生成手段とを制御する制御手段と、を有することを特徴とする半導体試験装置。

IPC (3件)：

G01R 31/3183 ,  G01R 31/28 ,  G01R 31/319

FI (4件)：

G01R 31/28 Q ,  G01R 31/28 D ,  G01R 31/28 G ,  G01R 31/28 R

Fターム (6件)：

2G032AA01 ,  2G032AB01 ,  2G032AC10 ,  2G032AE11 ,  2G032AG02 ,  2G032AL00

引用特許：

審査官引用 (2件)

• 特開昭63-140967
  
• 特開昭63-140967