特許

J-GLOBAL ID：200903080794577020

ラッチ回路

発明者： 楢本 真三
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-018591
公開番号（公開出願番号）：特開平9-214297
出願日： 1996年02月05日
公開日（公表日）： 1997年08月15日
要約：

【要約】【課題】 クロック信号の切り替え時の不安定出力によるノイズの発生を充分に抑制し得るラッチ回路を提供すること。【解決手段】 このラッチ回路は、クロック論理ゲート及び複数の論理ゲートが入力データDINと内部で保持されたデータとを比較して内容一致の成否を表わす制御信号を生成し、この制御信号によりクロック信号CLKの内部における伝搬,保持を制御するクロック信号制御回路として構成されている。クロック論理ゲートは論理和ゲート6であり、複数の論理ゲートはEX-ORゲート10と、第1のトランスファーゲート11,第2のトランスファーゲート12と、インバータゲート7,8,9とを含んでいる。ここでは論理和ゲート6の出力6a及びインバータゲート7の出力7aが制御信号の生成に寄与され、第2のトランスファーゲート12の出力が第1のトランスファーゲート11の出力に置換される。

請求項（抜粋）：

クロック信号を入力するためのクロック論理ゲートと、前記クロックゲートの出力に基づいて入力データを内部で伝搬,保持する複数の論理ゲートとを含むラッチ回路において、前記クロック論理ゲート及び前記複数の論理ゲートは、前記入力データと前記内部で保持されたデータとを比較して内容一致の成否を表わす制御信号を生成し、該制御信号により前記クロック信号の内部における伝搬,保持を制御するクロック信号制御回路として構成されたことを特徴とするラッチ回路。