特許

J-GLOBAL ID：200903080838662993

半導体装置の製造方法

発明者： 二瓶 瑞久
出願人/特許権者： 富士通株式会社
代理人 (1件)： 眞鍋 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-373947
公開番号（公開出願番号）：特開2002-176065
出願日： 2000年12月08日
公開日（公表日）： 2002年06月21日
要約：

【要約】【課題】 半導体装置の製造方法に関し、ドライ・エッチング法を適用してゲート・リセスを形成するに際し、エッチング停止層を用いることなくゲート・リセス深さを制御できるようにし、そして、プラズマが半導体層に与えるダメージを低減できるようにする。【解決手段】 ゲート・リセス形成予定部のキャップ層25の表面に電気陰性度が大きい元素であるフッ素を吸着させ、水洗処理を行ってフッ素吸着領域に酸化層を生成させ且つそれを除去することに依ってゲート・リセス25Aを形成し、しかる後、ゲート・リセス25Aにゲート電極31を形成する。

請求項（抜粋）：

ゲート・リセス形成予定部の半導体表面に電気陰性度が大きい元素を吸着させる工程と、次いで、水洗処理を行ってゲート・リセスを形成する工程と、しかる後、ゲート・リセスにゲート電極を形成する工程とが含まれてなることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/306 ,  H01L 29/778

FI (3件)：

H01L 29/80 F ,  H01L 21/306 B ,  H01L 29/80 H

Fターム (17件)：

5F043AA16 ,  5F043BB10 ,  5F043DD15 ,  5F102FA01 ,  5F102GJ06 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GR04 ,  5F102GR10 ,  5F102GS02 ,  5F102GS04 ,  5F102GT03 ,  5F102HC11 ,  5F102HC16 ,  5F102HC19