特許
J-GLOBAL ID：200903080849835180

コンピュ-タシステムおよびこのコンピュ-タシステムを動作させる方法

発明者：
デイビット、アラン、エドワーズ

デイビット、アラン、エドワーズ について

, 
アンドリュー、マイケル、ジョーンズ

アンドリュー、マイケル、ジョーンズ について


出願人/特許権者：
エスティーマイクロエレクトロニクス、リミテッド

エスティーマイクロエレクトロニクス、リミテッド について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069277
公開番号（公開出願番号）：特開2000-207247
出願日： 1999年03月15日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】 チップ上のCPUと外部装置とのインターフェースにおいて、割込みピンを介することなく割込み制御が可能なコンピュータシステムおよびこれを動作させる方法を提供する。【解決手段】 コンピュータシステムは、外部コンピュータ装置と少なくとも一つの他の装置に接続された単一集積回路チップ上のマイクロプロセッサを含み、前記集積回路チップは、複数のレジスタを備えたオンチップCPUと、前記CPUとその内部の第1メモリとの間の並列通信経路を形成する通信バスと、前記通信バスに接続された外部通信ポートとを含み、前記ポートは、内部並列信号形式のバスに内部接続され、前記内部形式より並列レベルが低い外部形式の外部コンピュータ装置に外部接続され、前記ポートは命令を取り出すことができる前記CPUのメモリアドレス空間の一部を形成し、前記ポートは前記CPUによる命令の実行によりアドレス指定され、前記外部コンピュータ装置は前記他の装置からの割込み信号をシミュレートする割込み信号を前記集積回路チップに送ることができる。
請求項（抜粋）：
外部コンピュータ装置と少なくとも一つの他の装置に接続された単一集積回路チップ上のマイクロプロセッサを含み、前記集積回路チップは、複数のレジスタを備えたオンチップCPUと、前記CPUと前記CPUに局所化された第1メモリとの間の並列通信経路を形成する通信バスと、前記通信バスに接続された外部通信ポートとを含み、前記ポートは、内部並列信号形式のバスに内部接続され、前記内部形式より並列レベルが低い外部形式の外部コンピュータ装置に外部接続され、前記ポートは命令を取り出すことができる前記CPUのメモリアドレス空間の一部を形成し、前記ポートは前記CPUによる命令の実行によりアドレス指定され、前記外部コンピュータ装置は前記他の装置からの割込み信号をシミュレートする割込み信号を前記集積回路チップに送ることができることを特徴とするコンピュータシステム。
IPC (3件)：
G06F 11/28 315 ,  G06F 9/46 311 ,  G06F 11/26
FI (3件)：
G06F 11/28 315 A ,  G06F 9/46 311 A ,  G06F 11/26
Fターム (13件)：
5B042GA13 ,  5B042GC02 ,  5B042GC12 ,  5B042HH25 ,  5B042LA18 ,  5B048AA12 ,  5B048AA17 ,  5B048DD04 ,  5B048DD17 ,  5B098AA10 ,  5B098BA05 ,  5B098BA17 ,  5B098JJ06
引用特許：
審査官引用 (3件)

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