特許
J-GLOBAL ID：200903080851906168
リーク電流制御を用いた非揮発性多しきい値CMOSラッチ
発明者：
,
出願人/特許権者：
代理人 (6件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別：公表公報
出願番号（国際出願番号）：特願2004-508387
公開番号（公開出願番号）：特表2005-527166
出願日： 2003年05月23日
公開日（公表日）： 2005年09月08日
要約：
【課題】【解決手段】低電圧しきい値CMOS回路と高電圧しきい値CMOS回路を組み合わせた多しきい値CMOS(MTCMOS)ラッチを含む集積回路。ラッチの高性能を保証するために、ラッチの信号経路において、回路の大部分を含む低電圧しきい値回路。ラッチがスリープモードであるときに、低電圧しきい値回路からのリーク電流経路をなくす高電圧回路をさらに含むラッチ。単相ラッチ及び二相ラッチが提供される。ラッチの各々は、マスタ及びスレーブレジスタによって実施される。データは、クロック信号の位相により、マスタレジスタまたはスレーブレジスタのいずれかに保持される。
請求項（抜粋）：
アクティブモード及びスリープモードで動作するように構成された回路を含み、前記スリープモードの間にデータビットを保持する集積回路であって、
入力及び出力を備え、第1の制御信号に応答して使用可能になる第1のトランスミッションゲートと、
高しきい値電圧CMOS回路と、マスタレジスタ入力と、マスタレジスタ出力とを備え、前記マスタレジスタ入力が、前記第1のトランスミッションゲートの出力に電気的に接続されているマスタレジスタと、
入力と出力とを備え、前記マスタレジスタ出力に電気的に接続され、第2の制御信号に応答して使用可能になる第2のトランスミッションゲートであって、前記第1のトランスミッションゲートと前記第2のトランスミッションゲートとのうちの少なくとも一方が、低しきい値電圧CMOS回路を備えることと、
前記第2の送信トランスミッションゲートの出力に電気的に接続された入力を有し、高しきい値電圧CMOS回路を備えたスレーブレジスタと
を備えた集積回路。
IPC (2件)：
FI (2件)：
H03K3/356 C
, H03K3/037 B
5J034AB03
, 5J034CB02
, 5J034DB02
, 5J043AA03
, 5J043HH02
, 5J043JJ02
, 5J043KK01
, 5J043KK02
, 5J043KK04
