特許

J-GLOBAL ID：200903080856733814

仮想接地型半導体記憶装置

発明者： 神保 敏且
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平5-222219
公開番号（公開出願番号）：特開平7-057487
出願日： 1993年08月13日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 仮想接地型半導体記憶装置の消費電流を低減すること。【構成】 非選択メモリセルM21’を狭んだ2つのメモリセルM22、M22’を同時に読出す。このため、行線X2をハイレベルにし、列線C2、C5を接地電位GNDにし、列線C3、C4を2つのデータ読出し回路に接続する。これにより、2つの選択メモリセルM22、M22’に流れる電流IRA、IRBをデータ読出し回路によってデータDOA、DOBに変換する。

請求項（抜粋）：

複数の行線(X1、X2、...)と、複数の列線(C1、C2、...)と、各々が前記複数の列線の2つの隣接する列線間に接続され、前記複数の行線の1つによって制御される複数の浮遊ゲート型不揮発性メモリセル(M11、M12、M11’、M12’、...)と、前記複数の行線の1つを選択し、読出し時には第1の電源電圧(VCC)を印加し、書込み時には書込み電源電圧(VPP)を印加する行選択手段(XDEC)と、読出し時に、前記複数の列線のうち隣接する2つの列線を選択して該選択された列線上の各電位を2つの読出しデータ(DOA、DOB)として送出し、該選択された2つの列線の直外側の列線を選択して第2の電源電圧(GND)を印加する読出し時列選択手段と、書込み時に、前記複数の列線のうち隣接する2つの列線を選択して前記第2の電源電圧を印加し、該選択された2つの列線の一方側に位置する列線に1つの書込みデータ(DA)に応じた電圧(DIA)を印加し、該選択された2つの列線の他方側に位置する列線に他の書込みデータ(DB)に応じた書込み電圧(DIB)を印加する書込み時列選択手段とを具備する仮想接地型半導体記憶装置。

FI (2件)：

G11C 17/00 520 A ,  G11C 17/00 510 B