特許

J-GLOBAL ID：200903080865264738

クロック供給回路の配線処理装置とその配線方法及びこの方法を記録した記録媒体

発明者： 稲富 祐介
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-257299
公開番号（公開出願番号）：特開2001-084279
出願日： 1999年09月10日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】 フリップフロップが、LSIチップ上に均一な密度で規則的に配置されていない場合でも、クロックスキューを最少化せしめるクロック供給回路の配線方法を提供する。【解決手段】(1)クロックを供給する全てのフリップフロップより一対一の組み合わせを作る。(2)(1)で組み合わせた一対になったフリップフロップのクロック入力端子どうしを結線する。(3)結線した配線上で、この配線の端部のフリップフロップまでの遅延時間が同一になる点(以下、等遅延点と呼ぶ)を探索し、その点を決定する。(4)決定した等遅延点よりフリップフロップまでの遅延時間を全ての等遅延点において均一にする。(5)更に、全ての等遅延点より一対一の組み合わせを作り、等遅延点どうしを結線する。(6)等遅延点が一箇所に収束するまで、(3)〜(5)を繰り返す。

請求項（抜粋）：

半導体基板上に形成した半導体回路にクロックを供給するクロック供給回路の配線方法であって、前記クロックで動作する複数のフリップフロップを夫々二つづつのぺアに組み合わせる第1の工程と、前記第1の工程で組み合わせた夫々のフリップフロップのクロック信号入力端子間を第1の配線で最短に配線する第2の工程と、前記第2の工程で配線した夫々の第1配線上で、二つのフリップフロップへの遅延時間が等しい等遅延点を探索し、前記第1の配線上で等遅延点を決定する第3の工程と、前記第3の工程で得られた複数の等遅延点から前記各フリップフロップ迄の遅延時間を同一にする第4の工程と、を少なくとも含むことを特徴とするクロック供給回路の配線方法。

IPC (4件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

G06F 15/60 658 K ,  G06F 15/60 658 U ,  H01L 21/82 W ,  H01L 21/82 C ,  H01L 27/04 D

Fターム (17件)：

5B046AA08 ,  5B046BA06 ,  5B046DA02 ,  5F038CA17 ,  5F038CD06 ,  5F038CD08 ,  5F038CD09 ,  5F038CD10 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA01 ,  5F064BB01 ,  5F064EE03 ,  5F064EE47 ,  5F064EE54 ,  5F064HH06 ,  5F064HH11