特許

J-GLOBAL ID：200903080877214434

半導体装置およびその製造方法

発明者： 須藤 章
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-068365
公開番号（公開出願番号）：特開平6-349826
出願日： 1994年04月06日
公開日（公表日）： 1994年12月22日
要約：

【要約】【目的】本発明は、素子の微細化にともなってゲート絶縁膜の薄膜化が進むMOSトランジスタにおいて、ゲート電極の加工時に、基板までエッチングされて素子の特性が変化するのを回避できるようにすることを最も主要な特徴とする。【構成】たとえば、P型半導体基板10上に、まず、素子分離用酸化膜11を選択酸化法により形成し、次いで、熱酸化によりゲート酸化膜12を形成する。この後、上記基板10の、素子分離用酸化膜11による段差に沿って、n型ポリシリコンを材料とする導電層を一様に堆積させる。そして、この導電層の上面を、たとえば表面研磨法により除去して平滑化した後、レジストをマスクとする異方性エッチングによりゲート電極15aおよび金属配線15bを形成する構成となっている。

請求項（抜粋）：

部分的に段差が設けられてなる半導体装置において、段差部分上に配設される導電体の上面および非段差部分上に配設される導電体の上面が、互いに同一の高さの平面に広がって形成されてなることを特徴とする半導体装置。

IPC (4件)：

H01L 21/3205 ,  H01L 27/108 ,  H01L 21/336 ,  H01L 29/784

FI (6件)：

H01L 21/88 B ,  H01L 21/88 K ,  H01L 21/88 A ,  H01L 21/88 P ,  H01L 27/10 325 S ,  H01L 29/78 301 Y

引用特許：

審査官引用 (4件)

• 特開平2-291130
  
• 特開平2-197130
  
• 特開平1-138732
  
• 特開平2-156537