特許

J-GLOBAL ID：200903080884281490

半導体記憶装置

発明者： 寺内 衛 ,  山田 敬
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-203350
公開番号（公開出願番号）：特開平7-058218
出願日： 1993年08月17日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 隣接ワード線間の短絡やワード線とビット線との短絡などを回避することができ、信頼性の向上をはかり得るダイナミック型半導体記憶装置を提供することにある。【構成】 Si基板10上に格子状に配列形成された複数個のSi柱10aに各々スイッチングトランジスタ及びキャパシタを形成し、これらを単位セルとする1トランジスタ/1キャパシタ型のダイナミック型半導体記憶装置において、キャパシタのプレート電極14はSi柱10aの下方全周囲を取り巻き、スイッチングトランジスタのゲート電極(ワード線)17はSi柱10aの上方周囲をゲート絶縁膜16を介して全周囲長未満の範囲で取り巻き、かつ同一方向に配列された隣接するSi柱10a間で接続されていることを特徴とする。

請求項（抜粋）：

半導体基板上に配列形成された複数個の半導体柱状構造に各々ソース,ドレインを有し、前記柱状構造の側壁にゲート電極が形成されたスイッチングトランジスタと、前記柱状構造間に形成されたキャパシタと、からなる1トランジスタ/1キャパシタ型の半導体記憶装置において、前記スイッチングトランジスタのゲート電極は、前記複数個の半導体柱状構造の周囲をゲート絶縁膜を介して全周囲長未満の範囲で取り巻き、かつ同一方向に配列された隣接する半導体柱状構造間で接続されてなることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/10 325 F ,  H01L 27/10 325 D