特許

J-GLOBAL ID：200903080888045570

半導体装置及びその製造方法

発明者： フリツツ・ジユールゲン・ホーン ,  クライブ・マルコム・リーブス
出願人/特許権者： インターナシヨナル・ビジネス・マシーンズ・コーポレイシヨン
代理人 (1件)： 頓宮 孝一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-086634
公開番号（公開出願番号）：特開平5-109762
出願日： 1992年03月11日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 ゲート電極が自己整合され、トレンチ分離領域に対し突き合わされるよう構成して、0.1ミクロンに完全位取りできるようにすることにより高速,高性能且つ超小型化しうるFET装置の提供を図る。【構成】 第1の導電形のチャネル領域を有する半導体基板1と、チャネル領域上のゲート誘電体層2と、その上のゲート電極3と、ゲート電極3の長さ方向の両端に対し自己整合された反対導電形のドープ領域4,5と、分離材料を含む分離トレンチ7と、ゲート電極3の側壁分離材料8と、接触窓のエッチングに使用する絶縁層12と、ゲート電極,ソース及びドレイン領域に対する金属類導電性相互連結部14とから成り、ゲート電極3がトレンチ7に対し重なり合うことなく突き合わされるよう構成したことを特徴とする。

請求項（抜粋）：

第1の導電形の活性不純物を含むチャネル領域を有する半導体基板からなる半導体装置であって、前記チャネル領域の上のゲート誘電体層と、前記ゲート誘電体層の上のゲート電極と、前記ゲート電極の長さ方向の両端部に対し自己整合された第2の及び反対導電形のドープ領域と、同一基板上の個々のFETを分離するべく分離材料を含む分離トレンチと、前記ゲート電極の側部に装着した分離材料とを含み、前記ゲート電極は幅方向において前記分離トレンチに対して突き合わされるよう自己整合され、前記ゲート電極及び前記ソース及びドレイン領域に対する接触窓を具備した垂直分離用絶縁層を基板全体の上に設け、前記ゲート電極及び前記ソース及びドレイン領域に対し金属類高導電性相互連結部を装備するようにしたことを特徴とする半導体装置。

IPC (4件)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/76 ,  H01L 27/088

FI (3件)：

H01L 29/78 301 L ,  H01L 27/08 102 C ,  H01L 29/78 301 P

引用特許：

審査官引用 (3件)

• 特開昭59-178772
  
• 特開昭60-053080
  
• 特開昭60-068655