特許

J-GLOBAL ID：200903080955321714

薄膜トランジスタアレイ

発明者： 佐々木 誠 ,  吉田 守
出願人/特許権者： カシオ計算機株式会社 ,  沖電気工業株式会社
代理人 (1件)： 清水 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-347605
公開番号（公開出願番号）：特開平6-202151
出願日： 1992年12月28日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】 静電気の鋭いインパルスの印加に対しても十分な保護効果を持つ薄膜トランジスタアレイを提供する。【構成】 互いに交差させて配置した複数のアドレス配線12と複数のデータ配線13の各交差部に、薄膜トランジスタ14とこの薄膜トランジスタ14のソース電極とドレイン電極との何れか一方に接続された表示電極15とがマトリックス状に複数配列され、薄膜トランジスタ14のゲート電極に前記アドレス配線12が、ソース電極とドレイン電極の他方にデータ配線13が夫々接続された薄膜トランジスタアレイにおいて、アドレス配線12、データ配線13の各々に接続される高抵抗あるいは非線形抵抗特性を持つ保護素子17と、アドレス配線群の両端側それぞれを保護素子17を介して共通電位に接続する第1の共通電位導体帯16A1,16A2と、データ配線群の両端側それぞれを保護素子17を介して共通電位に接続する第2の共通電位導体帯16D1,16D2とを設ける。

請求項（抜粋）：

互いに交差させて配置した複数のアドレス配線と複数のデータ配線の各交差部に、薄膜トランジスタと、該薄膜トランジスタのソース電極とドレイン電極との何れか一方に接続された表示電極とがマトリックス状に複数配列され、前記薄膜トランジスタのゲート電極に前記アドレス配線が、ソース電極とドレイン電極の他方にデータ配線が夫々接続された薄膜トランジスタアレイにおいて、(a)前記アドレス配線、データ配線の各々に接続された高抵抗あるいは非線形抵抗特性を持つ保護素子と、(b)アドレス配線群の両端側を前記保護素子を介して共通電位に接続する第1の共通電位導体帯と、(c)データ配線群の両端側を前記保護素子を介して共通電位に接続する第2の共通電位導体帯とを具備することを特徴とする薄膜トランジスタアレイ。

IPC (2件)：

G02F 1/136 500 ,  H01L 29/784

引用特許：

審査官引用 (4件)

• 特開平1-233425
  
• 特開昭63-106788
  
• 特開平3-134628
  
• 特開平2-186326