特許

J-GLOBAL ID：200903080956249219

半導体装置の製造方法

発明者： 小石川 幸正
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-145295
公開番号（公開出願番号）：特開2001-326287
出願日： 2000年05月17日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】フォトリソグラフィ技術の解像限界以下のパターンの微細加工を簡便な方法でもって可能とし、浮遊ゲート型トランジスタの浮遊ゲート電極のパターニングに容易に適用できるパターン形成方法を提供する。【解決手段】フォトリソグラフィ工程で形成される感光性樹脂膜の転写パターンをドライエッチングマスクにしてその下部の無機絶縁膜を断面テーパー状にパターニングする。そして、断面テーパー状の無機絶縁膜をエッチングマスクにしてその下部の材料膜をパターニングする。あるいは、上記材料膜の膜厚途中までエッチング加工した後、熱酸化を施し残部を酸化物に変換して上記材料膜をパターニングする。

請求項（抜粋）：

半導体素子の形成のための加工において、加工する材料膜上に無機絶縁膜と感光性樹脂膜とをこの順序で積層して形成する工程と、前記感光性樹脂膜に所定の第1のパターンを形成し、更に前記第1のパターンの形成された前記感光性樹脂膜をエッチングマスクにして前記無機絶縁膜をその断面が順テーパー状になるようにドライエッチングし、前記第1のパターンの寸法より小さな寸法を有する第2のパターンを前記無機絶縁膜の下部領域に形成する工程と、前記第2のパターンの形成された前記無機絶縁膜をエッチングマスクにしたドライエッチングで前記材料膜をパターニングする工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 27/115

FI (7件)：

H01L 21/28 F ,  H01L 21/28 J ,  H01L 21/28 301 A ,  H01L 29/78 371 ,  H01L 21/302 J ,  H01L 21/302 L ,  H01L 27/10 434

Fターム (49件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD08 ,  4M104DD12 ,  4M104DD17 ,  4M104DD62 ,  4M104DD65 ,  4M104DD66 ,  4M104DD71 ,  4M104DD74 ,  4M104DD78 ,  4M104DD86 ,  4M104DD88 ,  4M104EE15 ,  4M104EE17 ,  4M104FF08 ,  4M104GG16 ,  4M104HH14 ,  5F001AA02 ,  5F001AA04 ,  5F001AA25 ,  5F001AA30 ,  5F001AA43 ,  5F001AA63 ,  5F001AB02 ,  5F001AE08 ,  5F001AG02 ,  5F001AG28 ,  5F004AA16 ,  5F004DA00 ,  5F004DA04 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB02 ,  5F004DB07 ,  5F004EA08 ,  5F004EB02 ,  5F083EP03 ,  5F083EP27 ,  5F083EP55 ,  5F083EP56 ,  5F083ER22 ,  5F083JA04 ,  5F083JA33 ,  5F083PR03 ,  5F083PR07 ,  5F083PR12