特許

J-GLOBAL ID：200903080971228198

ディジタル信号処理装置および方法

発明者： 河原 実
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平9-171746
公開番号（公開出願番号）：特開平11-017556
出願日： 1997年06月27日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 ディジタル信号処理装置において、エラー計数での消費電力を抑える。【解決手段】 クロックが3つに分配されORゲート178,187,189夫々の一方の入力端に供給される。3つのORゲート178,187,189の出力は、内符号訂正回路やエラーカウンタを含むツリー179,外符号訂正回路などを含むツリー179’,音声処理回路を含むツリー179”に夫々供給され分配される。エラー検出モードでは、シスコンからの信号174に基づき、ORゲート187及び189の他方の入力端に’H’レベルが供給される。これにより、ORゲート187及び189からのクロックが停止され、ツリー179’および179”に含まれる、外符号訂正回路などや、音声処理回路が停止される。ORゲート178の他方の入力端は、常に’L’レベルとされ、内符号訂正回路やエラーカウンタは停止しない。

請求項（抜粋）：

エラー訂正符号化されたディジタル信号に対して二重訂正を施すことによって復号化を行なうディジタル信号処理装置において、エラー訂正符号化され入力されたディジタル信号に対して二重訂正の初段のエラー訂正を行なう初段のエラー訂正手段と、上記初段のエラー訂正手段の出力に対して信号処理を行なう信号処理手段と、上記初段のエラー訂正手段および上記信号処理手段とにそれぞれクロックを供給するクロック供給手段と、上記クロック供給手段によって上記信号処理手段に対して供給される上記クロックを停止するクロック停止手段とを有することを特徴とするディジタル信号処理装置。

IPC (6件)：

H03M 13/00 ,  G11B 20/18 512 ,  G11B 20/18 572 ,  G11B 20/18 ,  H04N 5/92 ,  G11B 19/00 501

FI (6件)：

H03M 13/00 ,  G11B 20/18 512 Z ,  G11B 20/18 572 B ,  G11B 20/18 572 G ,  G11B 19/00 501 H ,  H04N 5/92 H