特許

J-GLOBAL ID：200903080976410164

半導体装置およびその製造方法

発明者： 山口 泰男 ,  西村 正
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-144639
公開番号（公開出願番号）：特開平5-343686
出願日： 1992年06月04日
公開日（公表日）： 1993年12月24日
要約：

【要約】【目的】 チャネル長が短くなってもパンチスルー現象を抑制でき、かつ素子の安定な動作を実現できる製造容易な半導体装置およびその製造方法を提供する。【構成】 p型のシリコン基板1の表面上には埋込酸化膜3が形成されている。埋込酸化膜3の表面上にはシリコン層4が形成されている。シリコン層4は、チャネル形成領域4aとチャネル形成領域4aを挟んで形成される一対のソース・ドレイン領域4bより構成されている。チャネル形成領域4aの表面上にはゲート誘電体薄膜5を介してゲート電極6が形成されている。また、チャネル形成領域4aの下であって、埋込酸化膜3を介してシリコン基板2の表面には基板ゲート電極1が形成されている。

請求項（抜粋）：

主表面を有する第1導電型の半導体基板と、前記半導体基板の主表面の上に形成された第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の絶縁層に面する第1の主表面と、その第1の主表面に対向する第2の主表面を有する半導体層と、前記半導体層の第2の主表面に形成されるチャネル領域を挟んで互いに間隔を有するように前記半導体層に形成された一対のソース・ドレイン領域と、前記チャネル領域の上に第2の絶縁層を介在させて形成されたゲート電極と、前記チャネル領域に対向する前記半導体層の第1の主表面の領域の下に前記第1の絶縁層を介在させて前記半導体基板の主表面に形成された第2導電型の導電領域とを備えた、半導体装置。

IPC (2件)：

H01L 29/784 ,  H01L 27/12

引用特許：

審査官引用 (2件)

• 特開昭62-015853
  
• 特開昭57-180177