特許
J-GLOBAL ID：200903080992073755
半導体論理集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-170825
公開番号（公開出願番号）：特開平5-019027
出願日： 1991年07月11日
公開日（公表日）： 1993年01月26日
要約：
【要約】【構成】ICチップ20は内部論理回路19と独立に試験回路部18を有している。試験回路部18は、図4の従来のモニタ用リングオッシレータ1の発振出力信号S8を入力クロック端Cに、また計数指示信号S5を端子Lに入力するカウンタ2を有しカウンタ出力S9を出力する遅延時間測定回路10と、カウンタ出力信号S9と外部から入力する基準値S6とを比較して遅延オーバ信号S11を外部に出力する比較器11とを有している。【効果】外部テスタで試験する場合に単純な試験パタンとプログラムで短時間に遅延を判定することができる。
請求項（抜粋）：
発振制御信号を入力して同一チップ上の内部論理回路の遅延時間特性に対応する発振周波数の発振出力信号を出力するリングオッシレータと前記発振出力信号をクロック信号としてまた計数指示信号をそれぞれ入力して所定時間内の計数をしてカウンタ出力信号を出力するカウンタとを有する遅延時間測定回路と、前記カウンタ出力信号の値と所定の遅延時間基準値とを比較して遅延オーバ信号を出力する遅延時間判定回路とを備えることを特徴とする半導体論理集積回路。
IPC (3件)：
G01R 31/28
, G01R 31/26
, H03K 19/00
