特許

J-GLOBAL ID：200903081044319417

半導体装置およびその製造方法

発明者： 木村 紳一郎 ,  野田 浩正 ,  小林 伸好 ,  山本 直樹
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平6-050086
公開番号（公開出願番号）：特開平7-263679
出願日： 1994年03月22日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】 ゲート抵抗を低減し、かつ、パンチスルーストッパによる寄生容量を減少させたMOSFETの構造およびその製造方法を提供する。【構成】 素子分離酸化膜2で囲まれた基板1の領域に、基板と同じ導電型の不純物領域4、LDD用拡散層12、ソース・ドレイン用拡散層14を形成すると共に、ゲート酸化膜5上には3層のタングステン膜6、10、15からなるゲート電極を形成する。パンチスルーストッパ11は、ゲート電極端の直下の限られた部分に形成し、拡散層14の表面にもタングステン膜15を形成する。【効果】 従来のシリサイドを用いたゲート電極に比べてゲート抵抗を1/10以下に低減できると共に、パンチスルーストッパによる寄生容量も1/10程度に低減できる結果、動作速度が大幅に向上する。

請求項（抜粋）：

素子間分離用絶縁膜で囲まれた半導体基板の第1の領域に、所定の間隔で形成された該第1の領域の導電型とは導電型が異なる一対の不純物領域と、該一対の不純物領域間上にゲート絶縁膜を介して接するゲート電極とを具備する電界効果型の半導体装置において、上記ゲート電極の2つの側壁を覆う2つの側壁絶縁膜をさらに具備し、上記ゲート電極の上記2つの側壁絶縁膜のそれぞれの下の第1の領域に、ゲート幅と同じ長さで局在する上記第1の領域と同じ導電型の2つの高濃度不純物領域を有することを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/28 301

FI (2件)：

H01L 29/78 301 G ,  H01L 29/78 301 X