特許

J-GLOBAL ID：200903081095094886

検査方法および半導体集積回路装置

発明者： 井手 成八 ,  村中 雅也 ,  加藤 英明 ,  藤井 勇 ,  真壁 一也 ,  三浦 真史 ,  中井 潔 ,  伊藤 豊
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-208799
公開番号（公開出願番号）：特開平11-053894
出願日： 1997年08月04日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】 短時間で確実にアイソレーション不良ビットを検出する。【解決手段】 プローブ試験のYスキャンなどの前に、それぞれのメモリセルに印加される基板電位を、1ビット当たり10ms以下の試験時間となるように浅くした基板電位を設定し、アイソレーション試験を行う。たとえば、実使用時の基板電位が-0.1Vの場合、データ保持時間はマージンを含めて100msが必要であるが、基板電位を-0.5Vとすることによりデータ保持時間はマージンを含めて1msあればよいことになる。これによってアイソレーション試験の加速試験となり、かつプローブ試験時のYスキャンにおいてアイソレーション試験も同時に行うことができ、短時間で確実にアイソレーション不良ビットを検出することができるようになる。

請求項（抜粋）：

メモリセルのアイソレーション不良を検出する検査方法であって、試験時間が1ビット当たり10ms以下になるように基板電位を浅く設定してアイソレーション試験を行うことを特徴とする検査方法。

IPC (4件)：

G11C 29/00 651 ,  G11C 29/00 671 ,  G01R 31/28 ,  H01L 21/66

FI (5件)：

G11C 29/00 651 Z ,  G11C 29/00 671 Z ,  H01L 21/66 W ,  G01R 31/28 B ,  G01R 31/28 V