特許

J-GLOBAL ID：200903081181218849

半導体装置及びその設計方法

発明者： 梶谷 一彦 ,  遠藤 彰 ,  堀 陵一 ,  松本 哲郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200046
公開番号（公開出願番号）：特開平11-073768
出願日： 1988年11月07日
公開日（公表日）： 1999年03月16日
要約：

【要約】【目的】回路構成が容易な多ビット出力(×4、×8、...)のDRAMを提供する。【構成】ロウアドレスとカラムアドレスがアドレスマルチプレクスで供給される複数のアドレス入力ピンと、N個のI/Oピンとを備える(n/N)ワード×Nビット(N=4,8,...)構成のDRAMで、ロウアドレスのビット数をカラムアドレスのビット数より大きくし、カラムアドレスのみを縮退させて(n/N)ワード×Nビット構成のDRAMを形成する。【効果】多ビット出力(×4、×8、...)DRAMを作るときにリフレッシュ制御回路を含めてロウ系の回路が共通化されるので回路構成が簡便になる。

請求項（抜粋）：

複数のワード線と、複数のビット線と、nビットのダイナミック形メモリセルと、複数のアドレス入力ピンと、N個のI/Oピンとを備える(n/N)ワード×Nビット(N=4,8,......)構成のDRAMが含まれる半導体装置であって、前記複数アドレス入力ピンには、ロウアドレスとカラムアドレスがアドレスマルチプレクスで供給されるとともに、前記ロウアドレスのビット数は前記カラムアドレスのビット数より大きく、前記カラムアドレスのみを縮退させて前記(n/N)ワード×Nビット構成のDRAMを形成することを特徴とする半導体装置。

FI (2件)：

G11C 11/34 363 K ,  G11C 11/34 363 L

引用特許：

審査官引用 (2件)

• 特開昭63-304500
  
• 特開昭62-028995