特許

J-GLOBAL ID：200903081189792641

半導体素子のウェル形成方法

発明者： 呉 容哲 ,  申 東浩 ,  鄭 圭桓
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-129674
公開番号（公開出願番号）：特開平8-330443
出願日： 1996年05月24日
公開日（公表日）： 1996年12月13日
要約：

【要約】【課題】 半導体素子のウェル形成方法を提供する。【解決手段】 通常のレトログレードウェル形成のために用いられる多数のイオン注入工程において、特に800KeV以上の高エネルギを用いるウェルイオン注入工程を省き、400KeV以下に適正化された工程条件を用いるイオン注入工程によりパンチスルー及びチャネルストップの役割を同時に果たすウェルを形成する。さらに、本発明の改善されたウェル工程により制作された素子の信頼性を検査した結果、従来技術の素子とほぼ同一であった。従って、製品の動作特性及び信頼性を低下させることなく工程単純化及び生産性を向上させ得る。

請求項（抜粋）：

高集積半導体素子の製造方法において、前記半導体素子を構成する所定導電型のトランジスタを形成するためのウェルが高エネルギレベルのウェルイオン注入工程を省き、パンチスルーストッパ及びチャネルストッパの機能を同時に行うフィールドイオン注入工程より形成されることを特徴とするウェル形成方法。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/265

FI (2件)：

H01L 27/08 321 B ,  H01L 21/265 W