特許
J-GLOBAL ID：200903081209479279
試験装置、制御方法、および制御プログラム
発明者：
,
出願人/特許権者：
代理人 (1件)：
龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願2005-203031
公開番号（公開出願番号）：特開2007-024524
出願日： 2005年07月12日
公開日（公表日）： 2007年02月01日
要約：
【課題】試験装置の各ドライバ出力/コンパレータ入力の位相調整を高精度かつ高速に行う。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、試験パターンを指定された時間遅延させる可変遅延回路と、端子に接続され、遅延された試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、複数の試験条件のそれぞれに対応付けて、試験信号を指定された出力タイミングに端子へ入力させるための可変遅延回路の遅延量の調整値を記憶する記憶部と、いずれかの試験条件において被試験デバイスを試験することに応じて、当該試験条件に対応する調整値を記憶部から取得して、可変遅延回路に設定する遅延設定部とを備える試験装置を提供する。【選択図】図1
請求項（抜粋）：
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、
複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶部と、
いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶部から取得して、前記可変遅延回路に設定する遅延設定部と
を備える試験装置。
IPC (1件)：
FI (1件)：
Fターム (16件)：
2G132AA01
, 2G132AA08
, 2G132AB01
, 2G132AC03
, 2G132AD06
, 2G132AE06
, 2G132AE08
, 2G132AE11
, 2G132AE14
, 2G132AE19
, 2G132AE22
, 2G132AF18
, 2G132AG01
, 2G132AG08
, 2G132AH05
, 2G132AL16
