特許

J-GLOBAL ID：200903081233240716

半導体装置およびその製造方法

発明者： 芝 健夫 ,  宮内 昭浩 ,  内野 俊 ,  大西 和博 ,  清田 幸弘 ,  島本 裕巳
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-103500
公開番号（公開出願番号）：特開平8-298328
出願日： 1995年04月27日
公開日（公表日）： 1996年11月12日
要約：

【要約】【目的】MOSFETのドレイン飽和電流とソースとドレイン間耐圧を向上し、ソースとドレインの寄生抵抗およびゲート寄生容量を低減させて高速化する。【構成】薄いソース、ドレイン拡散層12の上に、ゲート側の端部の角度が90度より小さな低抵抗の単結晶シリコン膜からなるソース、エイン電極12が形成され、ゲート電極13とソース、ドレイン電極12は分離酸化膜9によって分離され、ソース、ドレイン電極12とゲート電極13が最も接近している箇所はゲート酸化膜11によって分離される。【効果】ソースとドレイン間のパンチスルーにもとづくリーク電流と、耐圧劣化が現象し、ソースおよびドレインの寄生抵抗が低減するため、ドレイン飽和電流が増加し、ゲート寄生容量が低減されて、著しく高速化される。

請求項（抜粋）：

第1導電型を有する半導体基板の表面領域に、所定の間隔を介して互いに対向して設けられた上記第1導電型とは逆の第2導電型を有するドレイン拡散層およびソース拡散層と、当該ドレイン拡散層とソース拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜と、当該ゲート絶縁膜上に形成されたゲート電極と、上記ドレイン拡散層およびソース拡散層の表面に沿ってそれぞれ形成された、上記第2導電型を有する低抵抗の半導体膜からなるドレイン電極およびソース電極と、当該ドレイン電極およびソース電極の上記ゲート電極と最も近接した部分と上記ゲート電極の間にそれぞれ介在する分離絶縁膜を少なくとも具備し、当該分離絶縁膜の膜厚は、上記ゲート絶縁膜の膜厚に等しいか、若しくは上記ドレイン拡散層およびソース拡散層の、上記ゲート電極に最も接近している部分の拡散深さより小さく、かつ、上記ドレイン電極およびソース電極の、上記ゲート電極側の端部と上記半導体基板の表面との間の角度は、90度より小さいことを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  H01L 29/78 ,  H01L 21/336

FI (5件)：

H01L 29/78 616 T ,  H01L 29/78 301 H ,  H01L 29/78 301 X ,  H01L 29/78 616 A ,  H01L 29/78 617 L