特許

J-GLOBAL ID：200903081236199288

半導体集積回路装置の製造方法

発明者： 齊藤 朋広 ,  菊島 健一 ,  宮本 正文
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-363600
公開番号（公開出願番号）：特開2001-176984
出願日： 1999年12月22日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】 同一半導体基板上にメモリ部とロジック部とを有する半導体集積回路装置において、ロジック部にポケット領域を形成する際のイオン注入角度を最適化することによって、高速動作を推進する。【解決手段】 メモリ部のp型ウエル3にポケット領域10Aを形成するための斜めイオン注入と、ロジック部のp型ウエル3にポケット領域10Bを形成するための斜めイオン注入とを別工程で行うことにより、ポケット領域10A、10Bを形成する際のイオン注入角度(チルト角度)を最適化し、短チャネル効果の抑制と接合リーク電流や接合容量の抑制とを両立させる。

請求項（抜粋）：

以下の工程を含む半導体集積回路装置の製造方法;(a)半導体基板の第1領域にロジック回路を構成する複数の第1MISFETのゲート電極を形成し、前記半導体基板の第2領域にメモリ回路を構成する複数の第2MISFETのゲート電極を形成する工程、(b)前記半導体基板の前記第1領域を第1フォトレジスト膜で覆い、斜めイオン注入法を用いて前記半導体基板の前記第2領域に前記第2MISFETのポケット領域を形成するための不純物を導入する工程、(c)前記半導体基板の前記第2領域を第2フォトレジスト膜で覆い、斜めイオン注入法を用いて前記半導体基板の前記第1領域に前記第1MISFETのポケット領域を形成するための不純物を導入する工程。

IPC (6件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 461 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78

FI (4件)：

H01L 27/10 461 ,  H01L 27/08 102 B ,  H01L 27/10 681 F ,  H01L 29/78 301 S

Fターム (39件)：

5F040DA11 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EC12 ,  5F040EC13 ,  5F040EF01 ,  5F040EF02 ,  5F040EF18 ,  5F040EK01 ,  5F040FA16 ,  5F040FB02 ,  5F040FC13 ,  5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BC05 ,  5F048BC06 ,  5F048BC20 ,  5F048BE03 ,  5F048DA00 ,  5F048DA19 ,  5F048DA25 ,  5F083AD10 ,  5F083GA03 ,  5F083GA06 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083PR09 ,  5F083PR21 ,  5F083PR37 ,  5F083PR44 ,  5F083PR54 ,  5F083ZA06