特許

J-GLOBAL ID：200903081273997062

半導体記憶装置

発明者： 鈴木 幸英
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-298890
公開番号（公開出願番号）：特開平8-138400
出願日： 1994年11月08日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】 カラムアドレス救済を高速化し、書き込み及び読出し動作を高速化する技術を提供する。【構成】 カラムアドレス情報で選択される正規データ線に接続される正規の入出力線LIO0〜LIO7と、上記カラムアドレス情報の一部で選択される冗長データ線に接続される冗長の入出力線RIO0〜RIO7と、欠陥ビットの救済回路と、救済回路から出力されるカラム救済イネーブル信号YRによって共通データ線CD0〜CD3に接続される上記ローカル入出力線の一方を選択する選択回路BCとを備えた半導体記憶装置は、カラムアドレスアクセスを高速化することができる。

請求項（抜粋）：

複数個のメモリセルを有する第1のメモリマットと、第1のメモリマットにおける欠陥メモリセルを救済する冗長メモリセルを含む第2のメモリマットと、外部から供給されるアドレス信号に応ずるデータ線を第1のメモリマットから選択して第1の入出力線に導通させる第1のデータ線選択手段と、第1の選択手段による選択動作に並行して第2のメモリマットから上記アドレス信号に応ずるデータ線を選択して第2の入出力線に導通させる第2のデータ線選択手段と、上記第1のメモリマットにおいて救済されるべきアドレスがプログラムされ、アクセスアドレスが上記プログラムされたアドレスに一致するか否かを判定する判定手段と、上記判定手段による一致検出に基づいて第2の入出力線を外部とインタフェース可能とし、不一致の検出に基づいて上記第1の入出力線を外部とインタフェース可能にするデータ選択手段と、を含んで成るものであることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 301 ,  G11C 11/413 ,  G11C 11/401

FI (2件)：

G11C 11/34 341 C ,  G11C 11/34 371 D