特許

J-GLOBAL ID：200903081278016370

定数乗算器並びに定数乗算器自動生成方法および装置並びに定数乗算器自動生成プログラムを格納した記憶媒体

発明者： 小杉 一之
出願人/特許権者： 富士通株式会社
代理人 (1件)： 真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願平9-163915
公開番号（公開出願番号）：特開平10-124298
出願日： 1997年06月20日
公開日（公表日）： 1998年05月15日
要約：

【要約】【課題】 定数と信号との2値を掛け合わせるものであって、その定数に基づく部分積の数(加算段数)を削減し、回路面積および演算遅延時間を減少させる。【解決手段】 定数を分解して得られた最少項数の2のべき乗の加減算項の各項に、信号を乗算して得られた部分積を全て加減算する加減算回路(加算器1,2およびインバータ3,4)から構成する。

請求項（抜粋）：

定数と任意の値である信号とを掛け合わせる定数乗算器であって、該定数を分解して得られた最少項数の2のべき乗の加減算項の各項に、該信号を乗算して得られた部分積を全て加減算する加減算回路から構成されたことを特徴とする、定数乗算器。

IPC (2件)：

G06F 7/52 310 ,  G06F 7/38

FI (2件)：

G06F 7/52 310 F ,  G06F 7/38 K