特許

J-GLOBAL ID：200903081361242705

集積回路最適化方法、集積回路最適化装置及び集積回路最適化プログラムを記録した記録媒体

発明者： 浅嶌 正明
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 開口 宗昭
公報種別：公開公報
出願番号（国際出願番号）：特願平11-313039
公開番号（公開出願番号）：特開2001-134625
出願日： 1999年11月02日
公開日（公表日）： 2001年05月18日
要約：

【要約】【課題】 本発明の課題は、使用セル数の削減を図ることにより、消費電力の低減及びチップ面積を縮小させることができる集積回路最適化方法、集積回路最適化装置及び集積回路最適化プログラムを記録した記録媒体を提供することを目的とする。【解決手段】 レイアウト部で論理合成で作成されるネットリスト7に基づいてレイアウトを行い、タイミング検証部12でレイアウトによって得られる実配線長データ13に基づきタイミング検証を行い、置換対象ブロック特定部1で置換の対象となる論理ブロックを特定し、配線長及びファンアウト算出部3で置換の対象となる論理ブロックの配線長とファンアウトとを算出し、算出された置換の対象となる論理ブロックの配線長とファンアウトとの関係から最適ブロック選出部2で遅延及びセル数が最適となる最適ブロックを選出し、置換の対象となる論理ブロックを最適ブロックに置換する。

請求項（抜粋）：

プログラムされたコンピュータによって集積回路のレイアウトパターンを設計する集積回路最適化方法であって、レイアウト部で論理合成により作成されるネットリストに基づいてレイアウトを行い、タイミング検証部によりレイアウトによって得られる実配線長データに基づきタイミング検証を行い、置換対象ブロック特定部により置換の対象となる論理ブロックを選出し、配線長及びファンアウト算出部により置換の対象となる論理ブロックの配線長とファンアウトとを算出し、算出された置換の対象となる論理ブロックの配線長とファンアウトとの関係から最適ブロック選出部により遅延及びセル数が最適となる最適ブロックを選出し、置換の対象となる論理ブロックを最適ブロックに置換することを特徴とする集積回路最適化方法。

IPC (3件)：

G06F 17/50 ,  H01L 27/118 ,  H01L 21/82

FI (4件)：

G06F 15/60 656 D ,  G06F 15/60 656 F ,  H01L 21/82 M ,  H01L 21/82 C

Fターム (11件)：

5B046AA08 ,  5B046BA04 ,  5B046JA01 ,  5F064BB26 ,  5F064DD03 ,  5F064DD13 ,  5F064EE08 ,  5F064EE47 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12